4位二进制计数器.docVIP

实验八 4位二进制计数器74x163的设计 一、实验目的 熟悉QuartusⅡ仿真软件的基本操作，并用VHDL/Verilog语言或者逻辑图完成4位二进制计数器74x163的设计。 二、实验内容 用VHDL语言设计D触发器构成的74x163四位二进制计数器，并进行仿真分析参看中器件74的逻辑功能计数器是数字系统中用得较多的基本逻辑器件。 计数器的种类很多。按时钟脉冲输入方式的不同，可分为同步计数器和异步计数器；按进位体制的不同，可分为二进制计数器和非二进制计数器；按计数过程中数字增减趋势的不同，可分为加计数器、减计数器和可逆计数器。 …点击保存按钮保存。 时序仿真。将波形区域分段显示，如每个10.0ns重复一次步骤四，分别设置不同的a,b的输入波形，点击保存按钮保存，从而得出相应的结果，最后形成完整的连续的时序仿真图。 FPGA芯片编程及验证。 library IEEE; use IEEE.std_logic_1164.all; use IEEE.std_logic_arith.all; entity v74163 is port(CLK,CLR_L,LD_L,ENP,ENT: in STD_LOGIC; D:in UNSIGNED(3 downto 0); Q:out UNSIGNED(3 downto 0); RCO:out STD_LOGIC); end