6位十进制频率计实践报告..docVIP

六位十进制频率计 引言 在电子技术中，频率是最基本的参数之一，并且与许多电参量的测量方案、测量结果都有十分密切的关系，因此频率的测量就显得更加重要。 数字频率计是数字电路中的一个典型应用，实际的硬件设计用到的器件较多，连线比较复杂，而且会产生比较大的延时，造成测量误差、可靠性差。随着现场可编程门阵列FPGA的广泛应用，以EDA工具作为开发手段，运用VHDL等硬件描述语言语言，将使整个系统大大简化，提高了系统的整体性能和可靠性。 课程设计题目和设计要求 简易频率计 要求：设计一个简易的6位十进制频率计。 功能分析：可以测量的频率范围：0~999999Hz，并在数码管显示器频率的值 设计思路分析与方案选择 频率计设计原理 在电子技术中，频率是最基本的参数之一，并且与许多电参量的测量方案、测量结果都有十分密切的关系，因此，频率的测量就显得更为重要。测量频率的方法有多种,其中电子计数器测量频率具有精度高、使用方便、测量迅速，以及便于实现测量过程自动化等优点，是频率测量的重要手段之一。 数字式频率计的测量原理有两类：一是直接测频法，即在一定闸门时间内测量被测信号的脉冲个数；二是间接测频法即测周期法，如周期测频法。直接测频法适用于高频信号的频率测量，通常采用计数器、数据锁存器及控制电路实现，并通过改变计数器阀门的时间长短在达到不同的测量精度；间接测频法适用于低频信号的频率测量。 本设计中使用的就是直接测频法，即用计数器在计算1S内输入信号周期的个数，其测频范围为1Hz~999999Hz。 频率计设计思路 频率测量的基本原理是计算每秒钟内待测信号的脉冲个数。这就要求测频控制信号发生器TESTCTL的计数使能信号TSTEN能产生一个1秒脉宽的周期信号，并对频率计的每一计数器CNT10的使能端ENA进行同步控制。当TSTEN为高电平时，允许计数；为低电平时停止计数，并保持其计数结果。在停止计数期间，首先需要一个锁存信号LOAD的上跳沿将计数器在前1 秒种的计数值锁存进24位锁存器REG24B中，并由外部的7段译码器译出，并稳定显示。设置锁存器的好处是，显示的数据稳定，不会由于周期性的清零信号而不断闪烁。锁存信号之后，必须有一个清零信号CLR-CNT对计数器进行清零，为下1 秒的计数操作做准备。测频控制信号发生器的工作时序如所示。 寄存器REG24B设计要求是：若已有24 位BCD码存在于此模块的输入口，在信号LOAD的上升沿后即被锁存到寄存器REG24B的内部，并由REG24B的输出端输出，然后由7段译码器译成能在数码管上显示输出的相应数值。 计数器CNT10设计要求：有一时钟使能输入端，用于锁定计数值。当高电平时计数允许，低电平时禁止计数。 系统的总体框图 频率计的层次化设计方案 分频模块 由于KHF—3型实验箱上基准时钟信号没有1Hz的频率，本设计采用10MHz的频率，首先通过设计一个10分频的电路，然后将七个10分频电路级联就可以将10MHz的方波信号变为1Hz的方波信号。 10分频电路的源程序如下： library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_arith.all; use ieee.std_logic_unsigned.all; entity clk_div is port(clk:in std_logic; clk_div10:out std_logic); end; architecture one of clk_div is signal count:std_logic_vector(2 downto 0); signal clk_temp:std_logic; begin process(clk) begin if(clkevent and clk=1) then if (count=100)then count=(others=0); clk_temp=not clk_temp; else count=count+1; end if; end if; end process; clk_div10=clk_temp; end; 设计完一个10分频电路后，采用元器件例化将七个10分频级联，源程序如下： library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_arith.all; use ieee.std_logic_unsigned.al