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第2章 FPGA设计基础 2.1 Verilog HDL基础知识概 述 硬件描述语言HDL（Hardware Description Language ）是一种用形式化方法来描述数字电路和数字逻辑系统的硬件描述语言。?举个例子，在传统的设计方法中，对2输入的与门，我们可能需到标准器件库中调个74系列的器件，但在硬件描述语言中，“ ”就是一个与门的形式描述，“C = A B”就是一个2输入与门的描述而“and”就是一个与门器件。 Verilog HDL 语言具有描述能力：设计的行为特性、设计的数据流特性、设计的结构组成以及包含响应监控和设计验证方面的时延和波形产生机制。所有这些都使用同一种建模语言可综合的Verilog模块可以构成一个可靠的复杂IP软核和固核模块。 Verilog HDL 语言不仅定义了语法，而且对每个语法结构都定义了清晰的模拟、仿真语义。因此，用这种语言编写的模型能够使用Verilog 仿真器进行验证。Verilog HDL语言从C 编程语言中继承了多种操作符和结构。Verilog HDL 模型可以是实际电路的不同级别的抽象，主要指：（1）系统级（2）算法级（3）RTL级（4）门级（5）开关级，前三种属于行为级描述。VHDL侧重于系统级描述，从而更多的为系统级设计人员所采用；Verilog侧重于电路级描述，从而更多的为电路级设计人员所采用。Verilog非常