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EDA实验报告 学 院：信息科学与技术学院 班 级：2010级电信（1）班 姓 名： 张昕灏 学 号： 2010508087 指导教师: 钟福如 目录 实验二 用图形法设计模为12的同步计数器 - 1 - 实验三 六位环行计数器设计 - 5 - 三、实验要求 - 5 - 实验六 基于VHDL语言的分频器设计与实现 - 6 - 一、实验目的 - 6 - 二、实验原理 - 6 - 三、实验内容 - 6 - 实验九 汽车尾灯控制器设计与实现 - 7 - 一、实验目的 - 7 - 三、实验内容 - 8 - 实验十 彩灯控制器设计与实现 - 9 - 一、实验目的 - 9 - 三、实验内容 - 9 - 实验二 用图形法设计模为12的同步计数器 一、实验目的： 掌握MAXPLUSⅡ的图形输入法和仿真过程 （1） 掌握图形输入法 （2） 熟悉仿真方法 （3） 理解时序仿真 （4） 掌握用图形编辑法实现组合逻辑电路设计思想。 二、实验内容： 用图形法设计模为12的同步计数器 三、实验要求： 掌握图形逻辑输入法；熟悉仿真方法。 通过编译之后进行项目检验： 建立波形输入文件（也称仿真器通道文件SCF） （1）在File 菜单里面选择 New 打开新建文件类型对话框。选择 Waveform Editor File 项单击OK。 （2）在波形编辑器窗口的Name下单击鼠标右键，出现浮动的菜单，选择Enter Nodes from SNF...可以打开“从SNF文件输入观测点”的对话框。 （3）在Type区选择Input和Output，在默认的情况下是打开的，单击List按钮，可在Available Nodes Groups区看到设计文件中使用的输入/输出信号，单击=按钮可以将这些信号选择到 Selected Nodes Groups区。单击OK按钮，关闭对话框即可看到波形编辑窗口，将此波形文件保存为默认名。 在此，默认的情况下，模拟的时间长短为1us。此时在“File”菜单中选择“End Time”来设置结束时间。 在模为12的计数器中，我们将信号“en”从头到尾，即从 0ns到1000ns赋值为‘1’。选中信号“en”，单击“Name”区中的“en”信号，可看见“en”信号变为黑色，表示被选中；单击即可将“en”信号赋为‘1’ 采用同样的方式可将信号“clear”从0ns到1000ns赋值为 “1”，为观察其清零的作用，将在240ns到300ns之间将其赋值为“0”（因为该信号低电平有效 将鼠标移到“clear”信号的240ns处按住鼠标左键并向右拖动鼠标300ns处，松开鼠标左键可以看到这段区域为黑色，被选中，单击工具条中的即可。 为了将时钟信号“clk”赋周期为40ns的时钟信号。选中信号“clk”；设置信号周期。单击工具条中的就可以打开下面的对话框，单击“OK”关闭就对话框即可生成所需的时钟。 运行仿真器，进行时序仿真 为了观测方便，可将计数器输出Q3、Q2、Q1、Q0作为一个组来观测： 将鼠标移到“Name”区的Q3上，按住鼠标的左键并按住向下拖动鼠标之Q0处，松开左键，可选中信号Q3、Q2、Q1、Q0。 在选中区（黑色）上单击鼠标右键，打开一个浮动菜单，选择“Enter Group”。 单击“Ok”关闭此对话框，可以得到下面的波形图文件。现在观测就容易了。 实验三 六位环行计数器设计 一、实验目的： (1) 熟悉图形输入编辑实现时序逻辑电路设计的过程。 (2) 掌握环行计数器的设计思路。 二、实验内容： 通过分析六位环行计数器设计原理图，试写出该计数器的时钟方程、驱动方程和输出方程，并画出其状态转换图。通过时序仿真结果验证分析的正确性和原理图设计的合理性。 三、实验要求 掌握图形逻辑输入法；掌握编译方法； 理解仿真实现过程并分析仿真结果； 掌握环行计数器的设计方思路 仿真结果： 实验六 基于VHDL语言的分频器设计与实现 一、实验目的 1、进一步掌握VHDL语言的基本结构及设计的输入方法。 2、掌握VHDL基本逻辑电路的综合设计应用。 二、实验原理 在数字电路系统中，分频电路应用得十分广泛。例如，工程人员常常使用分频电路来得到数字通信中的帧头信号、选通信号以及中断信号等。因此，分频电路在数字电路系统的设计中也应该作为重要的基本电路来掌握，从而给今后的一些设计带来方便。 三、实验内容 1、设计并实现一个6分频的分频电路，要求其输出信号的占空比为50％。请分析分频电路设计原理并编写VHDL语言程序，利用Max+PlusII开发软件对其进行编译和仿真。6分频电路实现程序代码如