VerilogHDL基本语法..ppt

见《数字系统设计与Verilog HDL 》 P173[表6.5] 参见《从算法设计到硬线逻辑的实现——复杂数字逻辑系统的Verilog HDL设计技术和方法》P65 见《数字系统设计与Verilog HDL 》 P174[例6.16] adder16.v位于adder16文件夹中，包含了adder.v文件。 通常用在测试文件中 见《数字系统设计与Verilog HDL 》 P175例6.17。 见《数字系统设计与Verilog HDL 》P176 [例6.18]、 [例6.19] 二者的区别是在always模块内，两条赋值语句的顺序相反。 serial1.v和serial2.v位于serial文件夹中 见《数字系统设计与Verilog HDL》P177[例6.20]、[例6.21]。 parall1.v和parall2.v位于parall文件夹中 （1） 一般用算法级（写出逻辑表达式）或RTL级来描述逻辑功能，尽量避免用门级描述，除非对系统速度要求比较高的场合才采用门级描述。 （4）always块语句可综合标准模板参见本课件 “3.9 结构说明语句”中always块语句的可综合性问题 参见《从算法设计到硬线逻辑的实现——复杂数字逻辑系统的Verilog HDL设计技术和方法》P38例4 case语句与if-else语句有什么区别呢？