硬件电子琴电路模块方案设计课件.ppt

仿真激励文件生成 在New Source Wizard界面选择Verilog Test Fixture,然后输入测试文件名 选择要测试的模块 测试文件相关设置完成后，按Finish，ISE即给出测试模块的框架 根据框架，考虑测试的完备性，完善测试模块 分别编写Notetabs .v 、ToneTaba.v和div_50_12M.v的Verilog HDL测试文件，用Modelsim进行功能仿真、时序仿真。观察波形，理解模块实现的功能。 下面讨论如何调用ROM的IPcore实现对音乐的存储。 IP核生成器的启动方法有两种，一种是在【Projcet Navigator】中新建Coregen IP类型的资源(请参考第2章中工程的建立与管理)；另一种是直接在Windows界面下运行【开始】→【程序】→【Xilinx ISE Design Suit 10.1】→【ISE】→【Accessories】→【CORE Generator】命令。 本次设计采用第一种方法。 首先打开电脑上的记事本，按照COE文件的格式要求输入《梁祝》音乐或者自己编辑的音乐数据，并存盘。 COE文件内容 MEMORY_INITIALIZATION_RADIX = 10; MEMORY_INITIALIZATION_VECTOR= 3 , 3 , 3 , 3, 5, 5, 5,6, 8, 8, 8 , 9 ,