《EDA.第六章.VHDL设计进阶第3版.pptVIP

《EDA技术》 第五章 VHDL设计进阶 6.1 数据对象 6.3 IF语句概述 6.3 IF语句概述 6.3 IF语句概述 6.5 并行语句例解 6.6 仿真延时 6.6 仿真延时 6.6 仿真延时 习 题 习 题 习 题 习 题 实 验 与 设 计 实 验 与 设 计 实 验 与 设 计 实 验 与 设 计 实 验 与 设 计 实 验 与 设 计 实 验 与 设 计 实 验 与 设 计 实 验 与 设 计 (3) 实验内容1：说明例6-19中各语句的含义，以及该例的整体功能。对该例进行编辑、编译、综合、适配、仿真，给出仿真波形。实验方式：若考虑小数点，SG的8个段分别与PIO49、PIO48、…、PIO42（高位在左）、BT的8个位分别与PIO34、PIO35、…、PIO41（高位在左）；电路模式不限，引脚图参考附录图10。将GW48EDA系统左下方的拨码开关全部向上拨，这时实验系统的8个数码管构成图6-20的电路结构，时钟CLK可选择clock0，通过跳线选择16384Hz信号。引脚锁定后进行编译、下载和硬件测试实验。将实验过程和实验结果写进实验报告。 (4) 实验内容2：修改例6-19的进程P1中的显示数据直接给出的方式，增加8个4位锁存器，作为显示数据缓冲器，使得所有8个显示数据都必须来自缓冲器。缓冲器中的数据可以通过不同