第5章 8086的总线操作(南通大学)(陈继红).pptVIP

* * * * * * * * * * * * * * * * * * * * * 5.3.3 中断响应周期时序 一般外部设备的中断是通过INTR引脚向CPU发出中断请求的，这个可屏蔽中断请求信号的有效电平（高电平），必须维持到CPU响应中断为止。若标志TF＝1，表示CPU允许中断，则CPU在执行完当前指令后响应中断。 5.3.4 8086的复位时序 在内部RESET有效后，经过半个时钟周期，即用时钟脉冲下降沿驱动所有的三态引脚输出信号为不作用状态。这个不作用状态的时间为半个时钟周期（时钟周期的低电平期间），等到时钟脉冲由低变高时，三态输出线浮空为高阻状态，直到RESET信号回到低电子时为止。 5.3.5 总线保持请求与保持响应的时序 当系统中CPU之外的总线主设备需要占用总线时，就向CPU发出一个有效的总线保持请求信号HOLD，这个HOLD信号可能与时钟信号不同步，当CPU在每个时钟周期的上升沿检测到该信号时，在当前总线周期的T4后或下一个总线周期的T1后，CPU发出一个有效的保持响应信号HLDA，并让出总线。 5.4 最大模式下的8086时序分析 关于最大模式下的8088时序，我们只介绍对存储器和外设端口的读/写操作时序。 与最小模式下的读/写操作时序一样，最大模式下的基本总线周期也是由4个T状态组成的。当存储器或外设端口的工作速度较慢时，也需在T3状态后插