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实验二 半加器、全加器 实验目的 1．学习用异或门组成二进制半加器和全加器，并测试其功能。 2．测试集成4位二进制全加器7483的逻辑功能。 3．学习用7483构成余3码加法电路。 实验设备与器件 1．7400型2输入端四与非门1块 2．7404型六反相器1块 3．7486型2输入端四异或门1块 4．7483型4位二进制加法器2块 7486管脚图如图2-2-1所示 7483管脚图如图2-2-2所示 实验原理 1．1位半加器 半加器实现两个一位二进制数相加，并且不考虑来自低位的进位。输入是A和B，输出是和S和进位CO。半加器的电路图如图2-2-3所示。其逻辑表达式是： 2．全加器 全加器实现1位二进制数的加法，考虑来自低位的进位，输入是两个一位二进制数A、B和来自低位的进位次CI，输出是S和向高位的进位CO。逻辑表达式是： 预习要求 1．复习组合逻辑电路的分析方法，阅读教材中有关半加器和全加器的内容，理解半加器和全加器的工作原理。 2．熟悉7486、7483等集成电路的外形和引脚定义。拟出检查电路逻辑功能的方法。 3．熟悉BCD码、余3码和二进制码之间的转换方法。 4．根据实验内容的要求，完成有关实验电路的设计，拟好实验步骤。 5．写出预习报告，设计好记录表格。 实验内容 1．7486型异或门功能测试 图2-2-1中任一个异或门进行实验，输入端接逻辑开关，输出端接LED显示。将实验结果填入表2-2-2中，并判断功能是否正确，写出逻辑表达式。 表2-2-2 异或门输入、输出电平关系数据表 2．用异或门构成半加器 电路如图2-2-4所示，输入端接逻辑开关，输出端接LED显示。 将实验结果填入表2-2-3中，判断结果是否正确，写出和S及进位CO的逻辑表达式。 3．一位二进制全加器 (1) 将1位二进制全加器的真值表填入表2-2-4中。 (2) 写出和S及进位CO的逻辑表达式。 (3) 将逻辑表达式化简成合适的形式，画出用7486和7400实现的电路图。 (4) 搭建电路，验证结论的正确性。 4． 4位二进制加法器7483功能测试 电路如图2-2-5所示，和分别为2个4位二进制数，令B3B2B1B0=0110，A3A2A1A0接逻辑开关，输出端接LED显示，验证7483的逻辑功能，将实验结果填入表2-2-5中。 *5．二进制加／减运算 用7483二进制加法器可以实现加／减运算。运算电路如图2-2-6所示，它是由7483及四个异或门构成。 M为加／减控制端，当M＝0时，执行加法运算 ；当M＝1时，执行减法运算。减法运算结果由FC决定，当FC＝1时表示结果为正，反之结果为负，输出是(A—B)的补码。 自拟实验表格和数据，验证电路是否正确。 实验报告要求 1. 写出一位半加器和一位全加器的逻辑表达式，画出门电路实现的电路符号图。 2. 画出用7483实现余3码加法运算的电路图，并说明电路的原理。 3. 整理实验数据、图表，并对实验结果进行分析讨论。 4. 总结组合电路的分析与测试方法。 思考题 1. 如何利用7483和门电路实现BCD码加法运算？ 2. 如何用两片7483实现8位二进制数加法运算？ 3. 如何用与非门（7400）接成非门？ 注意事项 1．在进行复杂电路实验时，应该先检测所用到的每个单元电路功能是否正常，确保单元电路能够正常工作。 2．每个集成电路工作时都必须接电源（VCC）和地（GND）。 * * 图2-2-1 7486管脚图 图2-2-2 7483管脚图 图2-2-3 半加器电路图 3．4位加法器 7483是集成4位二进制加法器，其逻辑功能是实现两个4位二进制数相加。输入是 、 和来自低位的进位CI，输出是 和向高位的进位CO。 0 0 0 1 1 0 1 1 Y A B 输 出 端 输 入 端 图2-2-4 半加器 表2-2-3 半加器输入、输出电平关系数据表 0 0 0 1 1 0 1 1 S CO A B 输 出 端 输 入 端 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 S CO A B CI 输 出 端 输 入 端 表2-2-4 1位二进制全加器