南京理工大学数字计时器实验报告.docxVIP

电子电工综合实验报告——数字计时器一.实验内容。1. 应用CD4511BCD码译码器﹑LED双字共阴显示器﹑300Ω限流电阻设计﹑安装调试四位BCD译码显示电路实现译码显示功能。2. 应用NE555时基电路、3KΩ、1KΩ电阻、0·047UF电容和CD4040计数分频器设计，安装，调试秒脉冲发生器电路（输出四种矩形波频率 f1=1HZ f2=2HZ f3≈500Hz f4≈1000Hz）。3. 应用CD4518BCD码计数器、门电路，设计、安装、实现00′00″---59′59″时钟加法计数器电路。4. 应用门电路，触发器电路设计，安装，调试校分电路且实现校分时停秒功能（校分时F2=2Hz）。设计安装任意时刻清零电路。5. 应用门电路设计、安装、调试报时电路59′53″，59′55″，59′57″低声报时（频率f3≈500Hz）,59′59″高声报时（频率f4≈1000Hz）。整点报时电路。H=59′53″·f3+59′55″· f3+59′57″·f3+59′59″·f46.联接试验内容1.—5.各项功能电路，实现电子计时器整点计时﹑报时、校分、清零电路功能。 二.实验要求。设计正确、布局合理、排线整齐、功能齐全。三.器件引脚图及功能表。1、NE555: 功能表引脚图CD4040：引脚图CD4518：功能表引脚图CD4511：功能表引脚图5、74LS00：功能表引脚图6、74LS20：功能表引脚图7、74LS21：功能表引脚图8、74LS74：功能表引脚图9.LED双字共阴显示器四.电子计时电路器逻辑图；五.电子计时器电路引脚接线图.六.各单元原理图及设计过程：脉冲产生电路设计方法：由NE555连接成为自激多谐振荡电路，输出为周期矩形波，后经CD4040分频得到所需频率脉冲。逻辑图：计时电路设计方法：计时电路的计数器，采用二－十进制加法计数器CD4518来实现。秒个位的控制电路：1Hz时钟输入到EN端，清零信号输入到CR端，CLK端接D触发器的Q非端，目的是为了在校分时停止计时。秒十位的控制电路：EN端接受来自秒个位的进位信号，CLK端接低电平，CR端电路控制秒十位的清零。分个位的控制电路：EN端接受校分电路的总输出信号，实现快速跳动校分，CLK端接低电平，CR端接清零信号。分十位的控制电路：EN端接受来自分个位的进位，CLK接低电平，CR端电路控制分十位的清零。当分和秒的个位从9变为0时反馈给十位进行进位,当秒十位从5变为6时自反馈清零，并且反馈给分个位进行进位，分十位也有从5到6的自反馈清零。逻辑图：清零电路设计方法：电路应具有任意状态清零的功能，即当清零时两片CD4518的4个R端应接受到高电平信号从而进行清零。在设计计时电路时已预留清零信号输入端，个位应得到高电平，十位应得到低电平，从而保证R端都是高电平，进而实现任意状态清零。开关接0时，电路正常工作，开关接1时，十位清零信号为0,个位清零信号为1,到达R端都是1,实现清零功能。逻辑图:校分电路.设计方法：设置一个开关，当开关打到“0”档时，计数器正常计数；当开关打到“1”档时，分计数器可以进行快速校分, 2Hz的脉冲正好送到分个位的EN端，使得分位的数字能以0.5秒/次的速度快速跳动，从而实现校分，而秒十位的进位信号并没有传送到分个位，因此不能实现进位。将原本接地的秒个位的CP端接到74LS74的端，校分开关打到“1”档时，相当于秒个位的CP端接高电平，这样秒个位就不计数，即保持秒钟不动。逻辑图：报时开关设计方法：设S为进入蜂鸣器的信号，则S的表达式可写为：S=59′53″·f3+59′55″·f3+59′57″·f3+ 59′59″·f4=59′53″(2″·f3 + 4″·f3 + 6″·f3 + 8″·f4)=T (QBf3+QCf3+QBQCf3+QDf4)=T· QBf3·QCf3·QDf4其中，T为时刻59′51″,二进制序列为0101 1001 0101 0001,其中为1的有7位，即4A、4C、3A、3D、2A、2C、1A，QB、QC、QD即秒个位的B、C、D端。当S信号为1时，蜂鸣器即可进行三低一高的整点报时。逻辑图：显示电路设计电路： 译码器选用CD4511，显示器选用共阴双字显示器。四线七线译码器CD4511的，分别接高电平， LE端接低电平，此时器件处于译码状态。电路连接过程中将CD4518计数器输出QA，QB，QC，QD与译码器CD4511的输入A，B，C，D对接。由于LED数码管实际上是一组发光二极管，因此将译码器的输出a，b，c，d，e，f，g分别与数码管的相应端对接。连接CD4511与显示器时，应当在两者的管脚之间串上的电阻，用来限流。逻辑图：七.创新设计及总结.1.要做好实验，