EDA习题1.docVIP

一、填空题 1、VHDL的基本描述语句包括（）和（）。 2、VHDL的顺序语句只能出现在（）、（）和（）中，是按程序书写的顺序自上而下、一条一条的执行。 VHDL的并行语句在结构体中的执行是（）的，其执行方式与语句书写的顺序无关。 在VHDL的各种并行语句之间，可以用（）来交换信息。 VHDL的PROCESS（进程）语句是由（）组成的，但其本身却是（）。 VHDL的并行信号赋值语句的赋值目标必须都是（）。 VHDL的子程序有（）和（）两种类型。 VHDL的过程分为过程首和过程体两部分，调用前需要将它们装入（）中。 VHDL的函数分为（）和（）两部分，调用前需要将它们装入程序包（Package）中。 元件例化是将预先设计好的设计实体作为一个（），连接到当前设计体中一个指定的（）。 在PC上或工作站利用VHDL进行项目设计，不允许在（）下进行，必须在根目录下为设计建立一个工程目录（即文件夹）。 程序包是用VHDL语言编写的，其源程序也需要以（）文件类型保存。 VHDL的源文件是用EDA工具的文本编辑方式输入的，因此称为（）。 二、选择题 1、在VHDL中，IF语句至少应有1个条件句，条件句必须由（）表达式构成。 A、 BIT B、STD_LOGIC C、BOOLEAN D、任意 2、在VHDL的CASE语句中，条件句中的“=”不是操作符，它只相