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课堂讨论题 【讨论题2】 Cache和虚拟存储器在工作机理上有 无相似处？如有，表现在哪些方面？ 【讨论题1】试用16K×8位的ROM和16K×4位的 RAM芯片，为某地址总线为20位的8位微机设计一个80KB容量的存储器。要求其中ROM为32KB，从00000H开始；RAM为48KB ,紧接ROM开始。 讨论题2解答： 【讨论题2】 Cache和虚拟存储器在工作机理上有 无相似处？如有，表现在哪些方面？ 课堂讨论总结 3. 要重视利用先进的知识获取手段来跟踪扩充新知识。 【例2】设计结果图： CS （11） 8kx4位 CS （12） 8kx4位 CS （2） 8kx4位 CS （1） 8kx4位 ? 74LS138 ● A18 A17 A16 A15 A14 A13 A19 MR MW D7?D0 A12 A0 | D7?D4 D3?D0 D3?D0 D7?D4 Y7 Y1 Y0 . . . . . . Y2 Y5 G1 C B A G2A G2B . . . ? 存储器扩充寻址 当实际存储容量要求超过微处理器的地址线所能提供的最大寻址范围时，或者几个微处理器需要共享某一存储区域时，常采用扩充寻址法。 常见的扩充寻址法有： 多存储器模块扩充寻址 存储器地址变换及管理单元(MMU)扩充寻址 1.多存储器模块扩充寻址 基本思想(以具有16根地址线的8位微机系统为例)： ① 将存储器划分为若干个64K(216 )地址容量的存储 模块； ② 每个存储模块内部的寻址信号仍由16位地址总线 控制而每个存储模块的选择，则由块选控制逻辑 提供的块选控制信号决定。 ③ 访问某个存储单元时，必须经过两次地址译码： 一次译码送出一个块选控制信号，选中该存储单 元所在的存储模块；二次译码选中该模块的存储 单元，进行读写操作。 8位 CPU 16 16 16 16 8 或16 AB I/O指令 块选控制逻辑 存储模块 0 存储模块 1 存储模块 7 0 0 1 7 7 1 8 8 8 8 IOW DB MR/W MR/W MR/W CB 8 原理框图： RESET DB0～7 AB0～7 IOW I/O口 地址译码 port D0 ～ D7 CP R Q0 Q1 Q7 数 据 锁 存 器 0 1 7 选体信号 如74LS273 块选控制逻辑实际上就是一个I/O数据锁存器，其位数等于存储模块个数，CPU通过向其端口写入选择某一存储器模块的控制字来选中所要访问的模块，同时禁止其余模块被访问。 块选控制逻辑： 2.利用存储器地址变换及管理单元(MMU)扩充寻址 基本思想： 利用MMU将来自CPU的m位地址变换成n位(nm)地址。前者m位地址称为逻辑地址，后者n位地址称为物理地址。逻辑地址到物理地址的变换通过MMU中的映象控制完成。 原理框图： CPU 存储器逻辑 AB MMU映像 m位 n位 存储器物理 AB DB CB 物理存储器 I/O总线 用MMU扩充寻址的原理 假设m=16，n=18，则地址变换过程如图： A15 A12 A11 A0 Y Y Y Y X X X X X X X X X X X X 映象表 逻辑地址,16个4K字节 物理地址,64个4K字节 0 1 2 14 15 Y Y Y Y Z Z Z Z Z Z Z Z Z Z Z Z X X X X X X X X X X X X A17 A12 A11 A0 0 0 0 0 0 0 0 1 0 0 1 0 1 1 1 0 1 1 1 1 1 0 0 0 0 0 1 0 0 1 0 0 1 0 1 0 0 0 1 1 0 0 0 0 1 1 0 0 0 0 由例可见，地址变换的方法一般是： 将逻辑地址的低位直接送入存储器作为物理地址的低位，而高位作为映象表的输入；经过映象变换后，将扩充后的地址位输出用作物理地址的高位。 低位、高位的划分则要根据具体要求而定。 五. 高速缓存器（Cache)基本原理 CPU 段(页)地址 地址索引机构 命中 高位地址 低位地址 地址总线 数据总线 置换 控制器 高速缓冲 存储器 内存 Cache工作原理动画演示 Cache 与内存映象方式 1.全关联方式 Cache和内存均分为若干个字节数相同的页，内存中的任一页都可被调入Cache的任一页中，所调入页的页号需全部存入地址索引机构中。 2.直接映射方式 Cache中全部单元固定地划分成页，主存则划分成段，段再划分为与Cache数量和大小相同的页，Cache中的各页只接收主存中相同页号的内容。 3.分组关联方式 这是前两种方式的折衷：Cach