第一部分VHDL语言编程基础汇编.ppt

第一部分 VHDL语言编程基础 通过电脑下载（编程文件）到器件（PLD） 程序代码与电路 代码对应于逻辑 逻辑与器件结合产生功能电路 代码的重复代表电路的重复 电路是并行的，所以代码一定是并行的 逻辑的繁简对应代码的繁简 VHDL语句类型 并行语句在architecture的begin和end之间，与书写顺序无关，每一条并发语句均可用一个process语句等价. 四种语句的区别 if-else 语句 Case-when语句 when-else语句 with- select-when语句 if-else语句 语法格式： if 条件1 then 语句1; elsif 条件2 then 语句2; elsif 条件3 then 语句3; …… else 语句n; end if; 配置语句的一般格式: CONFIGURATION 配置名 OF 实体名 IS [配置说明]; END 配置名; ENTITY rs IS PORT(set ,reset:IN BIT; q,qb:BUFFER BIT); END RS; ARCHITECTURE rsff1 OF rs IS --构造体1 COMPONENT nand2 PORT(a,b:IN BIT;c:OUT BIT); END COMPONENT; BEGIN U1:nand2 PORT MAP(a=set,b=qb,c=q) U2:nand2 PORT MAP(a=reset,b=q,c=qb) END rsff1; ARCHITECTURE rsff2 OF rs IS --构造体2 BEGIN q=NOT(qb AND set); Qb=NOT(q AND reset); END rsff2; CONFIGURATION rscon OF rs IS --配置语句 FOR rsff1 --选择构造体rsff1 END FOR; END rscon; 例:一个两位相等比较器 library ieee; use ieee.std_logic_1164.all; entity equ2 isport(a,b:in std_logic_vector(1 downto 0);equ:out std_logic);end equ2; 例:一个两位相等比较器 --结构体数据流描述：用布尔方程来实现：architecture equation of equ2 isbeginequ=(a(0) xor b(0)) nor(a(1) xor b(1));end equation; 例:一个两位相等比较器 --结构体结构描述：用元件例化，即网表形式来实现；architecture netlist of equ2 iscomponent nor2 port(a,b :in std_logic; c :out std_logic);end component;component xor2 port(a,b :in std_logic; c :out std_logic);end component;signal x: std_logic_vector(1 downto 0);begin U1:xor2 port map(a(0),b(0),x(0)); U2:xor2 port map(a(1),b(1),x(1)); U3:nor2 port map(a(0),b(1),equ);end netlist; 符号 特性表 6.2.1 D触发器 LIBRARY IEEE; USE IEEE.std_logic_1164.all; Entity ffD is port (clk, d : in std_logic; q : out std_logic); End ffD; Architecture body1 of ffd is begin process (clk) begin if clk’event and clk=’1’ then q = d; end if; end process; end body1; Architecture body2 of ffd is begin process (clk,d) begin if rising_edge(clk) then q = d; end if;