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第5章 VHDL程序设计实践 5.1 组合逻辑设计 5.2 时序逻辑设计 5.3 状态机设计 门电路是逻辑电路的基本电路。 按逻辑与、或、非三种运算，产生三类门电路：与门，或门，非门。 输入变量不同，会有二与门，三与门……。 不同的逻辑运算可由与非门，或非门构成。在组合逻辑电路中，常见门电路有：与非门、或非门、异或门、其他简单门电路。 LIBRARY IEEE； USE IEEE.STD_LOGIC_1164.ALL； ENTITY nand2 IS PORT (a，b: IN STD_LOGIC；Y: OUT STD_LOGIC)； END nand2； Architecture NAND2_1 OF nand2 IS BEGIN Y = a NAND b； END nand2_1； ARCHITECTURE nand2_2 OF nand2 IS BEGIN T1: PROCESS (a，b) VARIABLE comb:STD_LOGIC_VECTOR (1 DOWNTO 0)； BEGIN Comb := a b； CASE comb IS WHEN “00”= y = ‘1’； WHEN “01” = y = ‘1’； WHEN “10” = y = ‘1’； WHEN “11” = y = ‘0’； WHEN OTHERS = y = ‘X’ ； END CASE； END PROCESS t1； END nand2_2； LIBRARY IEEE； USE IEEE.STD_LOGIC_1164.ALL； ENTITY priotyencoder IS PORT (d:IN Std_Logic_Vector(7 Downto 0)； E1: IN Std_Logic； GS，E0: OUT Std_Logic； Q : OUT Std_Logic_Vector(2 Downto 0))； END priotyencoder； ARCHITECTURE encoder OF priotyencoder IS BEGIN P1: PROCESS ( d，E1 ) BEGIN IF ( d(0) = ‘0’ AND E1 = ‘0’ ) THEN Q = “111”； GS = ‘0’ ； E0 = ‘1’ ； ELSIF (d(1) = ‘0’ AND E1 = ‘0’ ) THEN Q = “110” ； GS = ‘0’ ； E0 = ‘1’ ； ┊ ELSIF (E1 = ‘1’ ) THEN Q = “111” ； GS = ‘1’ ； E0 = ‘1’ ； ELSIF (d = AND E1 = ‘0’ ) THEN Q = “111” ； GS = ‘1’ ； E0 = ‘0’ ； END IF； END PROCESS P1； END encoder； 例3：74LS138译码器的设计。 3-8译码器电路(138)功能与编码器相反。输入变量为3个d0，d1，d2，输出变量有8个，即y0～y7，对输入变量d0，d1，d2译码，就能确定输出端y0～y7的输出端变为有效(低电平)，从而达到译码目的。 LIBRARY IEEE； USE IEEE.STD_LOGIC_1164.ALL； ENTITY decoder3_8 IS PORT (a，b，c，g1，g2a，g2b: IN STD_LOGIC； Y:OUT STD_LOGIC_VECTOR(7 DOWNTO 0))； END decoder3_8； ARCHITECTURE rtl OF decoder3_8 IS SIGNAL indata:STD_LOGIC_VECTOR (2 DOWNTO 0)； BEGIN Indata = c b a； PROCESS (indata，g1，g2a，g2b) BEGIN IF (g1 = ‘1’ AND g2a = ‘0’AND g2b = ‘0’ ) THEN