第五章存储器说课.ppt

5.2.3 高速缓冲存储器 1.高速缓冲存储器的使用 随着CPU速度的不断提高，DRAM的速度难以满足CPU的要求，CPU访问存储器时一般要插入等待周期，对高速CPU来说这是一种极大的浪费。 为了使CPU全速运行，可采用CACHE技术，将经常访问的代码和数据保存到SRAM组成的高速缓冲器中，把不常访问的数据保存到DRAM组成的大容量存储器中，这样使存储器系统的价格降低，又提供了接近零等待的性能。  5.3.4 闪存 3.部分译码选择方式 将高位地址线中的几位经过译码后作为片选控制。 例如： 要设计一个8K×8的存储器系统，采用2K×8的RAM芯片4片，选用A13～A11作为74LS138的译码输入，译码输出端Y0～Y3作为片选信号，则其地址分配为： 第一片：00000～007FFH 第二片：00800～00FFFH 第三片：01000～017FFH 第四片：01800～01FFFH 由于A19 ～ A14可以任意选择，所以地址有重叠区。 若采用Y4～Y7作为片选信号，4片RAM芯片的地址分配又不同，分别为： 第一片：02000～027FFH 第二片：02800～02FFFH 第三片：03000～037FFH 第四片：03800～03FFFH 本章主要内容讲解视频 1) 读方式 读方式是2764A通常使用的方式，此时两个电源引脚VCC和VPP都接至+5 V，PGM接至高电平，当从2764A的某个单元读数据时，先通过地址引脚接收来自CPU的地址信号，然后使控制信号和CE、OE都有效，于是经过一个时间间隔，指定单元的内容即可读到数据总线上。 2) 标志符方式 要读出2764的编码必须顺序读出两个字节，把A9接+12.5V的高电平，先让A1～A8全为低电平，而使A0从低变高。当A0=0时，读出的内容为制造商编码(陶瓷封装为89H，塑封为88H)，当A0=1时，读出器件的编码(2764A为08H，27C64为07H)。 3) 备用方式 只要CE为高电平，2764A就工作在备用方式，输出端为高阻状态，这时芯片功耗将下降，从电源所取电流由100 mA下降到40 mA。 4) 编程方式 VPP接+12.5V，VCC仍接+5V，从数据线输入这个单元要存储的数据，每写一个地址单元，都必须在PGM端送一个宽度为45ms的负脉冲。 5) 编程校验方式 编程过程中，在一个字节的编程完成后，读出同一单元的数据，这样与写入数据相比较，校验编程的结果是否正确。 2764编程波形 5.3.3 电可擦可编程ROM(EEPROM) EPROM的缺点是整个芯片只写错一位，也必须从电路板上取下擦掉重写。而EEPROM可以按字节擦除，也可以全片擦除。另外可以在线读写。 1.并行接口EEPROM 读写方法简单，容量较大，速度快，功耗大。 98C64的写入过程： 字节写入—OE=1，WE加负脉冲，数据写入指定地址单元。 页写入—32个页数据在内存中连续排列，一次写一页。 擦除 —写入FFH，擦除指定地址单元； 在OE加高压，全片擦除。 NMC98C64引脚图 24C64引脚图 引脚A2～A0为片选或页面选择地址，当多个24C64芯片连接到一条总线时，通过A2～A0选择芯片。 SDA为串行数据输入/输出。 SCL为串行时钟输入，在上升沿写入，下降沿读出。 WP为写保护。 2.串行接口EEPROM 功耗低，信号线少，读写方法复杂，速度慢。 24C64是8K×8位的EEPROM。 闪存是电可擦除可编程的存储器，闪存采用单管单元，可以做到很高的集成度。允许多线程重写，速度很快。 NOR闪存 写入和擦除速度很快，有完整的地址和数据接口，可以随机读取。适合用于个人电脑主板上BIOS资料的存储或作为手持装置系统资料的存放。 NAND闪存 更快的写入和擦除速度。只运行连续读取擦除。适合于做存储卡 5.4 CPU与存储器的连接 CPU对存储器进行读写操作，首先由地址总线给出地址信号，然后发出读写控制信号，最后才能在数据总线上进行数据的读写。连接时应注意: 1. CPU总线的带负载能力 存储器主要是电容负载，在简单系统中，CPU可直接与存储器相连，在较大系统中，需加驱动器再与存储器相连。 2. CPU时序与存储器存取速度之间的配合 CPU的取指周期和对存储器读写都有固定的时序，由此决定了对存储器存取速度的要求。若存储器芯片已定，应