4.组合逻辑电路分析.ppt

主要内容 例2 已知某组合逻辑电路的真值表，试用译码器和门电路设计该逻辑电路。 解：写出各输出的最小项表达式，再转换成与非—与非形式: 与非—与非形式: 数据分配器——将一路输入数据根据地址选择码分配给多路数据输出中的某一路输出。 例：用译码器设计一个“1线-8线”数据分配器 竞争冒险——由于延迟时间的存在，当一个输入信号经过多条路径传送后又重新会合到某个门上，由于不同路径上门 的级数不同，导致到达会合点的时间有先有后，从而产生瞬间的错误输出。 2.产生“0冒险（偏1冒险）” 4.4.3 冒险现象的识别 1.可采用代数法来判断一个组合电路是否存在冒险： 写出组合逻辑电路的逻辑表达式，当某些逻辑变量取特定值（0或1）时，如果表达式能转换为： 3．增加输出滤波电容 在可能产生冒险的门电路输出端并接一个滤波电容（一般为4～20pF），利用电容两端的电压不能突变的特性，使输出波形上升沿和下降沿都变的比较缓慢，从而起到消除冒险现象的作用。 逻辑表达式 逻辑图 2. 集成数值比较器 真值表中的输入变量包括比较输入端A3与B3、A2与B2、A1与B1 、A0与B0和级联输入端: AB、AB和A=B。 设置级联输入端，是为了能与其它数值比较器连接，以便组成更多位数的数值比较器；3个输出信号　F1(A＞B)、F2(A＜B)、和F3(A＝B)分别表示本级的比较结果。 (1) 若A3B3，则可以肯定AB，这时输出FAB=1;若A3B3， 则可以肯定AB, 这时输出FAB=1。 (2) 当A3=B3时，再去比较次高位A2,B2。若A2B2,则FAB=1；若A2B2，则FAB=1。 (3) 只有当A2=B2时，再继续比较A1, B1。 ……依次类推，直到所有的高位都相等时，才比较最低位。这种从高位开始比较的方法要比从低位开始比较的方法速度快。 逻辑图 3. 集成比较器功能的扩展 串联扩展 最低4位的级联输入端AB、 AB和A=B 必须预先分别预置为0、0、1。 并联扩展 本节小结 　在各种数字系统尤其是在计算机中，经常需要对两个二进制数进行大小判别，然后根据判别结果转向执行某种操作。用来完成两个二进制数的大小比较的逻辑电路称为数值比较器，简称比较器。在数字电路中，数值比较器的输入是要进行比较的两个二进制数，输出是比较的结果。 　利用集成数值比较器的级联输入端，很容易构成更多位数的数值比较器。数值比较器的扩展方式有串联和并联两种。扩展时需注意TTL电路与CMOS电路在连接方式上的区别。　 4.4 组合逻辑电路中的竞争与冒险 4.4.1 竞争现象 图 4 – 65 竞争示意图 由于G1门的延迟时间tpd2输出端出现了一个正向窄脉冲。 4.4.2 冒险现象 1.产生“1冒险(偏0冒险）” 例：电路如图，已知输入波形，画输出波形。 解： 3、用译码器产生片选信号 二变量译码器 Y0 Y1 Y2 Y3 A1 A0 E I E II E III E IV 将译码器的输出作为相应芯片或外设的片选信号。例如，当A1A0=01时，选中II设备，其余设备均不工作。 本节小结 　把代码状态的特定含义翻译出来的过程称为译码，实现译码操作的电路称为译码器。实际上译码器就是把一种代码转换为另一种代码的电路。 　译码器分二进制译码器、十进制译码器及字符显示译码器，各种译码器的工作原理类似，设计方法也相同。 　二进制译码器能产生输入变量的全部最小项，而任一组合逻辑函数总能表示成最小项之和的形式，所以，由二进制译码器加上或门即可实现任何组合逻辑函数。 数据选择器的基本概念及工作原理 数据选择器——根据地址选择码从多路输入数据中选择一路，送到输出。 4.3.3 数据选择器及多路分配器 m n位地址选择信号 D D 1 D 0 F 出 输 据 据 … 入 输 数 数 电路图 逻辑符号 1. 数据选择器 四选一数据选择器的功能表 0 × × × × × × 1 D0 D0~D3 0 0 1 0 0 1 0 E 1 1 A1 A0 输 出 输 入 F D3 D2 D1 D0 使能 地 址 数 据 D0~D3 D0~D3 D0~D3 D1 D2 D3 数据输入端：D0~D3 地址变量：A1A0 使能端（选通控制端）：E为低电平有效，即E=0时芯片被选中，处于工作状态；E=1时芯片被禁止，F≡0。 逻辑表达式： 集成数据选择器有如下几种： (1) 二位四选一数据选择器