(精)《微电子学概论》第六章 集成电路设计的EDA系统——最新.pptVIP

集成电路设计的EDA系统 IC EDA系统概述 整个设计过程就是把高层次的抽象描述逐级向下进行综合、验证、实现，直到物理级的低层次描述，即掩膜版图。 各设计阶段相互联系，例如，寄存器传输级描述是逻辑综合的输入，逻辑综合的输出又可以是逻辑模拟和自动版图设计的输入，版图设计的结果则是版图验证的输入。 ICEDA系统介入了包括系统功能设计、逻辑和电路设计以及版图设计等在内的集成电路设计的各个环节 系统描述与模拟：VHDL语言及模拟 基本概念： 描述硬件电路，可以抽象地表示电路的行为和结构（完成什么功能，怎样组成） 作用： 对IC设计，支持从系统级到门和器件级的电路描述，并具有在不同设计层次上的模拟验证机制 可作为综合软件的输入语言，支持电路描述由高层向低层的转换 建模机制、模拟算法、模拟环境 VHDL建模机制 基本结构 行为描述 结构描述 VHDL语言的建模机制—— 基本结构 硬件单元在VHDL中用设计实体描述。 实体外观 实体说明：实体命名，实体与外部环境的接口描述，未涉及其内部行为及结构 实体功能 在结构体中实现(如何组成，实现什么功能） 结构体：实体的输入-输出关系，实体的结构和行为描述 功能描述（结构体）： 行为描述：设计者集中在抽象行为的设计，暂不考虑设计的结构细节。 结构描述：描述设计的结构：元件及其连接。 数据流描述 混合描述 VHDL建模机制 基本结构 行为描述 结构描述 VHDL语言的建模机制——行为描述 电子实体中的行为：反映信号的变化、组合和传播 行为的特点是信号的延迟和并行性。 VHDL中描述行为的基本单位是进程，由进程语句描述。process 进程并行：每个进程仅在满足一定条件的某个时刻被激活，同一时刻可以有多个进程被激活 对于串行机，模拟时钟在每个时刻停下，直到每个时刻被激活进程全被处理完 信号：各进程之间的通信，数据通路。 信号的状态可能影响与信号相关的进程的状态。 进程内部，信号用变量表示。 VHDL建模机制 基本结构 行为描述 结构描述 VHDL语言的建模机制——结构描述 若干部件用信号线互连形成一个实体。 部件的实现：对某元件的调用或配置（例元） 综合 概念：从设计的高层次向低层次转换的过程，是一种自动设计的过程；一种专家系统 高级综合 核心：分配（ALLOCATION）和调度（SCHEDULING） 分配：给定性能、面积/功耗条件下，确定硬件资源：执行单元、存储器、控制器、总线等，产生数据通道 调度：确定这些结构的操作次序 根据控制流图和调度中产生的状态信息，利用传统的RTL/逻辑综合技术综合出控制器部分 目标：找到代价最小的硬件结构，使性能最佳 综合中的优化问题：资源共享、连接优化、时钟分配等 优化目标：面积、速度、功耗、可测试性 通过高级综合，已知工艺无关的RTL结构描述、目标工艺及一组设计约束，在满足设计约束条件下，在物理域上实现同一层次的结构描述，实现与工艺相关的RTL结构描述。（不丢结构信息，增加工艺数据） 逻辑综合 概念：由给定的逻辑功能和性能要求，在一个包含许多结构、功能、性能已知的逻辑元件的逻辑单元库支持下，确定出由一定逻辑单元组成的逻辑结构 输入：逻辑设计描述；输出：逻辑网表或逻辑图 逻辑模拟 逻辑模拟的主要作用：验证逻辑功能和时序的正确性 基本概念：将逻辑设计输入到计算机，用软件方法形成硬件的模型，给定输入波形，利用模型算出各节点和输出端的波形，判断是否正确 逻辑模拟的基本概念： 将逻辑设计输入到计算机，用软件方法形成硬件的模型 给定输入信号波形，利用模型算出各节点和输出端的波形，判断是否正确 几个概念 什么是逻辑功能？输入和输出之间的逻辑关系，不考虑与时间的关系。 什么是时序？考虑与时间的关系，输入和输出之间与时间有关系 组合逻辑和时序逻辑 组合逻辑：输出只决定于同一时刻各输入状态的组合，与以前状态无关 特点：输入与输出间无反馈途径；电路中无记忆单元 时序逻辑：输出与输入状态有关，还与系统原先状态有关 特点：输入与输出间有反馈途径；电路中有记忆单元 逻辑模拟（续） 设计输入方法：逻辑综合的结果；原理图输入；逻辑描述语言 主要作用： 信号模拟：验证逻辑功能的正确性，真值表（first-step） 延迟模拟：时序的正确性，预先检查是否有尖峰、竞争冒险现象(second step) 竞争冒险：从门的输入到输出存在延迟，不同门的延迟不同，不同通路上的延迟不同，引起电路出现错误的输出 举例：两个路径在不同时刻到达：竞争； 输出的干扰脉冲：冒险 主要环节：逻辑模拟模型、设计输入、模拟算法 逻辑模拟模型