第10章触发器和时序逻辑电路(修改1)分析.ppt

0000 0001 0010 0011 0100 0101 0110 0111 1000 1001 1010 1011 1100 1101 等待第10个CP脉冲置入0000 74161构成十进制计数器的状态图 初始状态 1110 1111 Q3Q2Q1Q0 0 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1 0 0 0 1 0 0 1 1 0 1 0 1 0 1 1 1 1 0 0 1 1 0 1 1 1 1 0 1 1 1 1 例3 试用置数 法将74161构成十进制计数器。 解：74161为十六进制计数器。 ① 74161是同步置数， 设预置数S0=0110， 其反馈码SX－1 = S16-1 = 1111 ③ 画连线图及状态图 ②反馈置数函数LD =RCO 方法二: CLR 1 LD 9 ENT 10 ENP 7 CLK 2 RCO 15 A 3 Q0 14 B 4 Q1 13 C 5 Q2 12 D 6 Q3 11 74161 1 CP 1 2 9 1 1 1 1 0 10 0 1 1 0 1 0 1 1 0 取后十个状态 1 74161构成十进制计数器的状态图 0110 0111 1000 1001 1010 1011 1100 1101 1110 1111 0000 0001 0010 0011 等待第10个CP脉冲置入0110 初始状态 0100 0101 10.2.2 寄存器 寄存器是数字系统常用的逻辑部件，它用来存 放数码或指令等。它由触发器（或锁存器）和门电 路组成。一个触发器（或锁存器）只能存放一位二 进制信号，存放n 位二进制时，要n 个触发器（或 锁存器） 。 按功能分类 数码寄存器 移位寄存器 1. 数码寄存器 仅有寄存数码的功能。 清零 寄存指令 并行输入方式 0 0 0 0 1 1 0 1 寄存数码 1 1 0 1 数码存入后触发器状态不变 （1） 工作原理 图中电位式触发的D触发器也称锁存器 电位信号 RD Q 1D C1 D0 Q0 Q 1D C1 D1 Q1 D2 Q 1D C1 Q2 Q 1D C1 D3 Q3 FF0 FF1 FF2 FF3 CP RD RD RD （2）数码寄存器74LS175 惯用符号 74LS175 是触发器结构的数据寄存器，具有4个数据 输入端，公共清除端和时钟端，输出具有互补结构。 CLR 1 CLK 9 1D 4 1Q 2 1Q 3 2D 5 2Q 7 2Q 6 3D 12 3Q 10 3Q 11 4D 13 4Q 15 4Q 14 74LS175 输 入 输出 功能 说明 Q Q 置 0 保持 0 × × 0 1 1 ↑ 1 1 0 1 ↑ 0 0 1 1 0 × Q0 Q0 置 1 清 0 74LS175边沿D触发器的特性表 在存数操作之前，先将各个触发器清零。当出现第1个移位脉冲CP时，待存数码的最高位和4个触发器的数码同时右移1位，即待存数码的最高位存入Q3，而寄存器原来所存数码的最高位从Q0输出；出现第2个移位脉冲时，待存数码的次高位和寄存器中的4位数码又同时右移1位。依此类推，在4个移位脉冲作用下，寄存器中的4位数码同时右移4次，待存的4位数码便可存入寄存器。 并行输出 2. 移位寄存器 4位左移移位寄存器 并行输出 集成双向 移位寄存器 74LS194 四、T触发器 1.JK连成T Q J Q CP K C 2.逻辑功能 功能 0 记忆 1 计数 T Q N+1 3.逻辑符号 Q Q T C SD RD Q Q T C SD RD (CP下降沿触发） (CP上升沿触发） Q N Q N T T恒为1时构成T’触发器 触发器的功能小结 基本RS：置0、置1、保持、不定 JK：置0、置1、保持、计数翻转 D：置0、置1、保持 T：计数翻转、保持 T’：计数翻转 触发器的触发方式小结 电平触发方式：高、低电平触发 边沿触发方式：上升沿、下降沿触发 CP 低电平触发： CP 高电平触发： CP 下降沿触发： CP 上升沿触发： 1 0 10.2 时序逻辑电路 10.2.1 时序电路概述 时序逻辑电路的特点是 —— 任一时刻的输出不仅与当前的输入有关，还与以前的状态有关。 时序电路与组合逻辑电路有着本质的区别，它除包含组合电路外，重要的是包含有由触发器构