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小数分频频率合成器的理论基础A. Marques _, M. Steyaert and W. Sansen ESAT-MICAS, K.U. Leuven, Kard. Mercierlaan 94, B-3001 Heverlee, Belgium 本文提出了一种基于锁相回路（PLL）频率合成器的演变概述。数字PLL的主要限制的描述，以及随之而来的小数N技术使用的必要性是有道理的。合成频率的旁瓣典型的杂散噪声线的起源进行了解释。它通过使用数字??调制器来控制分频值展示了如何消除这些杂散噪声线。最后，数字??调制器使用分数N?PLL的输出相位噪声的影响进行了分析。无线通信领域，在过去十年中有了很大的发展。这种快速发展，主要是通过引进强大的数字信号处理技术。这些技术允许执行复杂的调制解调方案，以及先进的数字校正技术，非常高性能的系统，可以完全或几乎完全集成在一个标准的低成本技术。典型的接收器/发射器无线系统RF部分如图1所示。可以看出，在无线系统中，一个或多个频率合成器几乎都是必要的，同时在接收。此频率合成器必须不仅能够产生所有频率，以及产生高纯度，由于不断下降的间距。图1典型的射频部分，一个无线接收器/发射器系统在无线系统领域在过去几年中主要重点一直是在一个完整的系统的全面整合，包括发射器/接收器和频率合成器，使用短沟道CMOS或BiCMOS工艺（见[1,13]其引用）。因此，频率合成精度高，稳定的需求令人难以置信的增长，特别是对需要的操作频率非常高（在千兆赫兹的范围内）的应用，小频率决议（典型的信道间隔几百万赫兹数100千赫），和低相位噪声数字（100dBc的订单数100千赫）。此外，，在过去几十年数字可编程的频率合成器的需求也增加了。本文提供了一个数字可编程频率合成器相位锁定回路（PLL）为基础的演变概述。由于相位噪声实际上是为无线通信系统所要求的规格是非常艰难的，主要的重点将相位噪声和如何减少。这些结构高频无线系统，并完全或几乎完全集成成本低，技术标准（如尽可能短通道数字CMOS技术）。第2节中，我们提供了动机研究PLL可编程频率合成，提出不久在其他的替代品存在一定的局限性。第3节中，众所周知的数字锁相环介绍，这种结构的主要限制。在第4节，小数N分频PLL原理解释，结构最重要的问题是确定的。因此，在第5条，该方法在[7,11]开发实现小数N使用Δ-Σ调制器的功能进行了探讨。最后，在第6条，得出了一些结论有关这些技术的探索。频率合成技术有几种可能的频率合成技术。最常用的方法是：第一，直接模拟合成;第二，直接数字合成第三，PLL结构间接合成[4,6,12]。直接模拟合成，如图2所示，硬件密集的技术，使一个实现精细的频率分辨率和快速开关时间。然而，这种技术不适合高频传统的CMOS低相位噪声合成（或BiCMOS工艺）技术。事实上，集成度实现这种技术是相当减少，产生的结果非常昂贵。图2 直接合成技术的原则直接数字合成，在图3中，提供如直接模拟合成技术，精细的频率决议和快速开关时间。它也可以完全在一个标准的CMOS技术实施这项技术，。此外，通过一个相对简单的修改相位累加器的结构它甚至还提供了一个简单的方式实现直接的相位和频率调制在一个稍高的芯片面积。然而，典型的无线应用需要高频率和低相位噪声，硬要求DAC的时钟频率上，非线性和毛刺能的使用这项技术是不可能的。图3 直接数字合成技术间接的合成，如图4所示，是比较与前两次的技术，更适合高频率的正弦信号的合成。此外，可以集成合成器的主要组成部分在BiCMOS或即使在CMOS技术。电压通常主要控制振荡器（VCO）构成整合的问题。但是，目前它也有可能集成在一个标准的CMOS技术，即使在千兆赫兹的频率范围内操作和实现了非常低的相位噪声的数字[3,8,9,14]。图4 数字锁相环这种技术的合成过程中的性质。首先，由于是一个非常低的频率信号相对合成信号，在相位噪声PLL显示输出大因（频率乘以分频系数为100增加了带内相位噪声40分贝）。第二，低频率参考信号PLL环路带宽更小，因此产生固有的缓慢切换结构。然而，这一问题已逐步得到解决，终于在一个小数分频PLL控制合成由Δ-Σ结构，整合一个标准的CMOS技术，适合高频率和低相位噪声，并取得了良好的频率分辨率的开关时间。此频率合成的简要概述技术，表1比较超大规模集成电路集成无线解决方案。比较不同的合成技术。Fract PLL （ΔΣ 控制 ） 高 不好 好 快 全部 因此，高频率的稳定性和准确性，低相位噪声和高频率合成能力，似乎是唯一真正的选择是PLL[5,12]。高频率操作的需求和需要锁定环路到一个相对较低的频率参考结合使用数字模块的简单做数字锁相环，数字分频器和数字鉴相器，非常有吸引力的（见图4）。在下一节将分析这种结构。由于所需的高稳定性和低