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EDA课程设计报告 一、EDA课程设计目标①掌握用Verilog HDL语言的设计方法；②掌握Verilog HDL语言程序的基本结构，学习编写简单的Verilog HDL设计实用程序；③了解Quartus Ⅱ软件的基本使用方法，数字电路系统的设计流程，掌握Quartus Ⅱ的使用方法；④在Quartus Ⅱ环境下，对其设计功能进行编程、仿真，并下载到EDA试验箱的FPGA芯片，验证其设计的正确性。三、设计内容（一）多功能计算器的EDA设计1、设计任务和要求设计一个、具有三位十进制数加、减法功能的计算器。要求如下：要求利用4×4矩阵键盘模块输入运算数和操作符(其中：0~9作为数据输入， A表示加号，“+”， B表示减号“-”，C表示乘号“*”，D表示除号“/”，F表示等号“=”，E表示清除重来), 7段数码管作为数据显示单元，对输入数据和运算结果进行显示。高位“0”不显示，用一个数码管显示出“+”、“-”、“=”号；提高要求: C表示乘号“×”，D表示除号“/”。2、功能分析1）因为计算器需要利用实验箱上的44小键盘，所以写程序时需要考虑键盘扫描，扫描程序在蓝皮实验书上就能找到。011110111101111010111101111001112）进行三位十进制数加减我采用的BCD码。BCD码的表示范围为0~9，0000~1001，所以需要考虑加、减运算时进位、借借位时的十进制调整。比如两个9以内的数相加若大于9，则需要加上0110，这样显示出的BCD码才是正常加法算出的数；减法同理。3）按键处理，即按完符号键+、-、、/之后对数字的处理。同时利用移位寄存器原理总是保留最后输入的两个数字作为一个操作数，再键入运算符“+”或“-”后保存当前运算符和操作数并等待另一操作数的输入；键入等号“=”后根据操作符进行相应运算，运算结果通过3-8译码器译码后在7段数码管上显示。3、程序分析1）时钟信号：时钟信号非常重要，扫描键盘和显示都需要有始终信号，这里将CLK1进行了分频，CLK1=，因为数码管的显示的时钟一定要比键盘扫描的始终快，否则每次按下一个按键就无法立刻显示。 assign clk1=cnt[9];always@ (posedge clk) begin cnt=cnt+1;end assign clk2=~clk;2）对按键进行处理，首先要防止重复按键，还要将相应的状态赋给寄存器变量，为之后的算法代码编写做准备，这里增加了一个乘法。这里所有的数都选择用5位二进制数表示，是为了区分键盘上的数字和显示出的符号及不显示，比如5’B10000代表0，在数码管上会显示0，而5’B00000则什么也不显示。3B100: begin KBRow=4B1110; state=3B000; if (d != d_reg) begin d_reg = d; if (d = 5B10000 d= 5B11001)begin if(s==1B0)begindath=datm; datm=datl;datl=d;end else begindath=5B10000; datm=5B10000;datl=d;s=1B0;oprdat=5B00000;datc=5B00000;end end else if (d==5B11110) begin //E gui0datc=5B00000; dath=5B10000; datm=5B10000;datl=5B10000; opd1=12B000000000000; oprdat=5B00000; s=1b0; end else if (d==5B11010) begin //A + opr=2B01; opd1={dath[3:0] , datm[3:0] , datl[3:0]}; dath=5B10000; datm=5B10000; datl=5B10000; oprdat=5B11010; end else if (d==5B11011) begin //B - opr=2B10; opd1={dath[3:0] , datm[3:0] , datl[3:0]}; dath=5B10000; datm=5B10000; datl=5B10000; oprdat=5B11011; end else if (d==5B11100) begin //C * opr=2B11; opd1={dath[3:0] , datm[3:0] , datl[3:0]}; dath=5B10000; datm=5B10000; datl=5B10000; oprdat=5B11101;end else if (d==5B11101) begin