实验11位同步提取实验.doc

实验11 位同步提取实验 通信1301 王少丹 201308030104 一、实验目的 1．掌握数字基带信号的传输过程； 2．熟悉位定时产生与提取位同步信号的方法。 二、实验仪器 1．复接/解复接、同步技术模块，位号I 2．时钟与基带数据发生模块，位号：G 3．信道编码与ASK、FSK、PSK、QPSK调制，位号：A、B位 4．PSK QPSK解调模块，位号C 5．100M双踪示波器1台 三、实验原理 数字通信系统能否有效地工作，在相当大的程度上依赖于发端和收端正确地同步。同步的不良将会导致通信质量的下降，甚至完全不能工作。通常有三种同步方式：即载波同步、位同步和群同步。在本实验中主要分析位同步。实现位同步的方法有多种，但可分为两大类型：一类是外同步法；另一类是自同步法。 所谓外同步法，就是在发端除了要发送有用的数字信息外，还要专门传送位同步信号,到了接收端得用窄带滤波器或锁相环进行滤波提取出该信号作为位同步之用。 所谓自同步法，就是在发端不专门向收端发送位同步信号，而收端所需要的码元同步信号是设法从接收信号中或从解调后的数字基带信号中提取出来。这种方法大致可分为滤波法和锁相法。滤波法是利用窄带滤波器对含定时信息的归零二进制序列（通常占空比为50%）进行滤波，从中滤出所要的位同步分量，并整形、移相等处理，即可得到规则的位同步脉冲信号，但对于无定时信息的非归零二进制序列，则先要进行微分和整流等变换，使之含有定时信息后，才能用窄带滤波器实施滤波。锁相法是指利用锁相环来提取位同步信号的方法，本实验平台选用锁相法进行位同步提取的。 锁相法的基本原理是，在接收端采用鉴相器比较接收码元和本地产生的位同步信号的相位，如两者相位不一致，则鉴相器输出误差信号去控制本地位同步信号的相位，直至本地的位同步信号的相位与接收信号的相位一致为止。 数字锁相环是一个相位反馈控制系统，在数字锁相环中，由于误差控制信号是离散的数字信号不是模拟信号，因而受控的输出相位的改变是离散的而不是连续的；常用的数字锁相环的原理方框图如图11-1所示。 框图说明： 1．设要提取的同步时钟频率为f，则要求晶体振荡器的振荡频率为mf赫兹，其中m为分频器的分频系数。 2．窄脉冲形成器的作用是将振荡波形变成窄脉冲。图中两个窄脉冲形成电路的输出信号要求刚好相差180°。 3．添门为常闭门，在没有滞后脉冲控制时，此门始终关闭，输出低电平；扣门为常开门，若无超前脉冲控制时，则来自晶体振荡器的脉冲信号顺利通过扣门。晶振信号（频率为mf赫兹）经过或门到达m分频器，输出频率为f赫兹的脉冲信号。该信号再经过脉冲形成电路，输出规则的位同步脉冲信号。 4． 比相器的功能是比较接收码元与m分频器输出信号（即本地时钟信号）之间的相位关系，若本地时钟信号超前于接收码元的相位，则比相器输出一个超前脉冲，加到扣门， 扣除一个晶振脉冲，这样分频器的输出脉冲的相位滞后了1/m周期。若本地时钟信号的相位滞后于接收码元的相位，比相器输出一个滞后脉冲，加到添门，控制添门打开，加入一个晶振脉冲到或门。由于加到添门的晶振信号与加到扣门的晶振信号的相位相差Л，即这两路晶振信号脉冲在时间上是错开的，因此当从添门加入一个晶振脉冲到或门时，相当于在扣门输出的晶振信号中间插入了一个窄脉冲，也就使分频器输入端添加了一个脉冲，这样分频器输出相位就提前了1/m周期。整个数字锁相环路按上述方式，反复调整本地时钟相位，以实现位同步。 从图11-2中，可清楚地理解添扣脉冲的原理。 至于数字锁相环的种类，目前比较统一的做法是按数字鉴相器的实现方法来对数字锁相环进行分类，通常分为下面四类：触发器型数字锁相环（FF-DPLL）、奈奎斯特型数字锁 相环（NR、DPLL）、过零检测式数字锁相环（ZC-DPLL）、超前滞后型数字锁相环（LL、DPLL）。若从取样或者等效取样观点看，在第一、三、四类中输入信号相位是以受控的本地时钟相位为基准而确定的，本地时钟在受控过程中是变化的，因而属于非均匀取样的形式。而在第二类中则不同，鉴相器输入信号相位是以固定速率的时钟信号为基准来确定的，属于均匀取样的形式。位同步系统的性能通常是用相位误差、建立时间、保持时间等指标来衡量。具体内容这里不详细解释，请查看有关资料。 本实验中运用CPLD芯片EPM240编程实现数字锁相环功能，待提取同步时钟的基带信号由39P01铆孔输入。图11-3和图11-4为位同步时钟提取结构框图和电路原理图。 如图11-3所示，上述基带信号由39P01输入后，至位同步恢复与信码再生电路，进行位同步提取、信码再生功能。测量点有39P06.39P07，其中39P06是同步时钟提取输出铆孔，39P07是信码再生基带信号输出铆孔。 四、各测量点