非常简单CPU设计..docVIP

实验　非常简单CPU数据通路设计 姓名：方小开　班级：计科2班　学号：20060810202 【实验目的】 掌握CPU的设计步骤 学会芯片的运用及其功能 【实验环境】 Maxplus2环境下实现非常简单CPU数据通路的设计 【实验内容】 可选以下实验之一： 1、绘制“非常简单CPU”数据通路（MAX+PLUS II环境）数据通路 2、绘制移位-相加乘法电路（MAX+PLUS II环境） 3、绘制MIPS处理器数据通路（“画笔”或Powerpoint或手工） 实验辅助材料 对上述三个实验，分别提供以下辅助材料： 1、“非常简单CPU”数据通路，给出步骤和指导，见后。 2、乘法电路，给出实验原理图（MAX+PLUS II的gdf文件，但不完整或 有错误）。 3、MIPS处理器，给出数据通路的图片文件。 附：绘制“非常简单CPU”数据通路步骤及指导 非常简单CPU的寄存器：一个8位累加器AC，一个6位的地址寄存器AR， 一个6位的程序计数器PC，一个8位的数据寄存器DR，一个2位的指令寄存 器IR。其数据通路详见教材P。 1、零件制作 6位寄存器　　（自行设计） 6位计数器　　（自行设计） 8位寄存器 （可选择74系列宏函数74273） 8位计数器 （由两个74161构成） 2位寄存器 （由D触发器构成，自行设计） 6三态缓冲器 （自行设计，可由74244内部逻辑修改而成） 8三态缓冲器 （选择74系列宏函数74244，或作修改） alu模块 （自行设计，限于时间，其内部逻辑不作要求） 2、选择器件，加入数据通路顶层图 8位累加器AC：选择8位计数器 6位地址寄存器AR：reg6 6位的程序计数器PC：cou6 8位的数据寄存器DR：选择8位寄存器 2位的指令寄存器IR：选择2位寄存器 3、为PC、DR加入三态缓冲器。 4、调整版面大小，器件位置。 5、设计地址引脚、数据引脚、8位内部总线，加入数据引脚到内部总线的 缓冲器。 6、连接各器件之间以及到内部总线的线路，设计并标注各控制信号。 7、（选做）编译之后，给出微操作 AR-PC 的测试方法及仿真结果。 8、实验报告中应给出各元部件的实现方法、内部逻辑贴图、打包符号说 明及顶层的“非常简单CPU”数据通路图。 附2：移位相加乘法电路绘制思路 移位相加乘法可实现形如UV←X×Y的运算，其中X、Y、U、V都是n位的 寄存器。简单起见，假设n=8。 1、元器件选择 X ： 可选用74系列宏函数74273 Y、U、V：可尝试两个74194组合 C ：D触发器dff i ：可尝试选用74169 8位并行加法器：可由两个74181（S3~S0=1001，M=1）组合成，或两个 74283组合，或两个7483组合而成，或自行设计 状态计数器：可选74161 译码器：用74138或74139 结束：D触发器dff 2、各元件设计好后，测试无误（不作要求），打包成符号，即symbol， 　用于定层图的绘制。 3、顶层图连线。 4、（选做）顶层图编译测试仿真。 5、实验报告。 【实验步骤】 基于前面非常简单CPU的模拟实验，我们掌握了非常简单CPU的指令集结构及非常简单CPU的指令读取过程，本次实验是在上次实验的基础之上进一步完成非常简单CPU数据通路的设计，其步骤如下： 程序计数器的设计如下： 打包图如下： AC累加器的设计如下： 打包图如下： 两位高地址寄存器IR的设计如下： IR打包图如下： 8位地址寄存器设计如下： 打包图如下： 6位地址寄存器的设计如下： 打包图如下： 控制6位地址总线的三态缓冲器： 打包图如下： 控制8位地址总线的三态缓冲器： 打包图如下： CPU的最终设计通路如下图： 湖南大学计算机与通信学院2006级计算机科学与技术2班