数字电子技术实验报告(实验版)..docVIP

数字电子技术实验报告 组员：×××，××，××× 时间：×年×月×日 目录 实验一 用加法器实现2位乘法电路 3 一， 设计任务要求 3 二， 设计方案及论证 3 三 制作及调试过程 3 四， 系统测试 3 五. 系统使用说明 4 实验二 4 一， 设计任务要求 4 二， 设计方案论证 4 三， 制作及调试过程 4 四， 系统测试 5 五， 系统使用说明 5 实验三 5 一， 设计任务要求 5 二， 设计方案及论证 5 三， 制作及调试过程 6 四， 系统测试 6 五， 系统使用说明 6 实验四 6 一， 设计任务要求 6 二， 设计方案及论证 6 三， 制作及调试过程 8 四， 系统测试 8 五， .系统使用说明 8 实验五 8 一， 设计任务要求 8 二， 设计方案及论证 8 三， 制作及调试过程 9 四， 系统测试 9 五， 系统使用说明 9 总结 9 参考文献 9 实验一 用加法器实现2位乘法电路 一， 设计任务要求 用加法器实现2位乘法电路。 二， 设计方案及论证 首先将数一的高低位分别与数二的地位按位与，得到数三。然后将数二的高低位分别与数二的高位按位与得到数四。然后将数四左移一位再与数三相加，得到的结果即为数一和数二的乘积。原理图如图1-1所示 图1-1，加法器实现乘法电路原理图 元件功能分析 74ls08为四输入与门即Y=AB 74ls283为四位二进制超前进位全加器 74ls47为输出低电平有效的七段字形译码器 总体分析 设两个二进制数分别为 数值由四个开关控制，与74ls08连接如图所示，首先与取与，结果为3Y1Y，然后连接到74ls283的输入端，输入端接低电平。然后与取与，结果为4Y2Y，然后连接到74ls283的输入端,输入端接低电平。通过全加器74ls283将两个结果相加，得到的结果为，将该结果输入到74ls47的ABCD四个输入端，数码管上即可显示十进制的相乘结果。实物图如图1-2所示 三 制作及调试过程 暂缺 四， 系统测试 暂缺 五. 系统使用说明 暂缺 实验二 设计任务要求 0到99累加，步长为3,6,9。 设计方案论证 如图2-1所示 图2-1实验二设计电路 总体分析 一，步长选择 若s2扳到下方则LD始终为低电平每来一个时钟脉冲重加载一次数据，步长始终为9.若s2扳到上方假设初始状态为0000来第一个脉冲置数变为1001，再来一个脉冲，变为1100步长为3再来一个脉冲变为0110，步长为6，再来一个脉冲置数变为1001，步长为9.态序图如下， 二，自加自减 74136为异或门，按步长为9分析，另外两种步长分析过程相似，假设步长为9，则QDQCQBQA = 1001，故S3扳到左侧接地则由上到下四个输出端为1001，若扳到右侧则从上到下四个输出端为0110。 假设接地，则U1的四个输入端A1A2A3A4 = 1001假设初始状态全部为0 ，则74273用于存放上一次的运算结果，U1用于计算低四位和步长的和，并将进位传到U2,U2用于计算高四位的和，即实现累加的功能。 若S3扳到右侧接5V，则由上到下输出为0110而进位端接高电平，故所加数值为9的补码，实现减法功能。 制作及调试过程 暂缺 系统测试 暂缺 系统使用说明 暂缺 实验三 设计任务要求 用4位移位寄存器实现可控乘/除法（2到8，步长为2n）电路。 设计方案及论证 设计图如图3-1所示 图3-1实验3设计图 元件功能分析 74ls32为四组二输入或门 74ls194为4 位双向移位寄存器，当清除端（CLEAR）为低电平时，输出端（QA－QD） 均为低电平。当工作方式控制端（S0、S1）均为高电平时，在时钟（CLOCK）上升沿作用下，并行数据（A－D）被送入相应的输出端QA－QD。此时串行数据（DSR、DSL）被禁 止。当S0 为高电平、S1 为低电平时，在CLOCK上升沿作用下进行右移操作，数据由DSR送入。当S0 为低电平、S1 为高电平时，在CLOCK上升沿作用下进行操作，数据由DSR送入。当 S0 和S1 均为低电平时，CLOCK 被禁止。对于54（74）194，只有当CLOCK 为高电平时S0 和S1 才可改变。 74ls04为反相器相当于非门 74ls8为四组二输入与门 74ls266为集电极开路输出的异或非门 74ls174为6上升沿D触发器 74ls191为同步二进制可逆计数器 74ls125为三态输出的四总线缓冲器 总体分析 当模式切换开关接到VCC时，S0 = 1，S1 = 0，在CP 作用下，寄存器右移操作，即U1U2右移相当于乘法，因为U1的SR=0，U2的SR = Q