[实验1QuartusII使用.docVIP

实验一 quartus使用 用Verilog HDL语言完成基本电路的设计 一、实验目的 1．熟悉QuartusⅡ的Verilog HDL文本设计流程全过程及波形时序仿真方法； 2．学习简单组合电路的设计。 二、 实验内容 用Verilog HDL语言设计简单组合电路。 利用QuartusⅡ开发平台完成电路的文本编辑输入和编译等步骤。 在进行时序仿真，验证本项设计的功能。 三、参考程序 module muxtwo(a,b,s,y); input a , b , s; output y; assign y=(s?a:b); endmodule 四、实验步骤 建立工作库文件夹 新建文件夹。这里假设本项设计的文件夹取名为muxtwo，在E盘中，路径为E:\muxtwo 。 注意： 文件夹名字不能用中文，最好也不要用数字。 工程文件夹不要设在计算机已有的安装目录中，也不要建立在“桌面”上，更不要将其直接放在安装目录中。 不同的设计项目最好放在不同的文件夹中，而同一工程的所有文件都必须放在同一文件夹中。 创建工程 打开并建立新工程管理窗口。菜单操作：file—new project wizard，即弹出设置窗口，如图1-1所示。填好内容后，单击Next按钮。 图1-1 利用“New Preject Wizard”创建工程muxtwo 注意： 图中的第一编辑框中的E:\muxtwo表示工程所在的工作库文件夹 第二编辑框中的muxtwo表示此项工程的工程名。工程名可以取任何其它的名，也可直接用顶层文件的模块实体名。 第三编辑框中的muxtwo表示当前工程顶层文件的实体名，这里即是muxtwo 。 将设计文件加入工程中。弹出如图1-2所示的对话框。（现在还没有输入源程序，故不用添加）单击Next。 图1-2 将所有相关的文件都加入进此工程 选择目标芯片。根据实验箱提供的器件型号选择目标器件。弹出如图1-3所示的对话框。进行相应的选择。单击Next。 图1-3选择目标器件ERF10K10LC84-4 工具设置。弹出EDA工具设置窗口－EDA Tool Settings(如图1-4所示)。分别选择输入的HDL类型和综合工具、仿真工具和时序分析工具。如果不作选择，表示仅选择QuartusII自含的所有EDA设计工具。这里不作选择。单击Next。 结束设置。弹出的窗口中列出了此项工程的相关情况设置。最后单击Finish按钮，即已设定好工程。 图1-4 工具设置 输入源程序。 菜单操作：file—new，在new窗口中，Device Design Files—Verilog HDL File（如图1-5），然后输入给的参考程序。 文件存盘。 a. 菜单操作：file—save，找到已建的文件夹E:\muxtwo 。 b. 存盘的文件名应该与实体名一致，即muxtwo.v 。 图1-5 选择编辑文件类型 全程编译 菜单操作：Processing—start compilation 或 ，如图1-6，图1-7所示。 图1-6 全程编译后出现报错信息 图1-7 全程编译正确 时序仿真 打开波形编辑器。菜单操作：file—new。在new窗口中，Other Files-Vector Waveform File(如图1-8所示)。单击Ok，即可创建空白的波形编辑器(如图1-9所示)。 图1-8 打开波形编辑器 图1-9 波形编辑器 设置仿真时间区域。菜单操作：Edit—end time(如图1-10所示)。 图1-10设置仿真时间长度 整个仿真域的时间即设定为1ms。 波形文件存盘。菜单操作：File—Save ，将以默认名为muxtwo.vwf的波形文件存入文件夹E:\muxtwo中。 将工程muxtwo中的端口信号节点选入波形编辑器中(需要编译完后才能找到节点)。 ，然后点击NodeFinder。如图1-11所示。单击OK。 图1-11 添加节点 编辑输入波形。单击输入信号a使之变成蓝色条，激活波形编辑器。 按 图1-12设置clk的周期（本实验不用） 按 图1-13设置输入信号的值 本实验中在给a、b和s设置激励波形时，首先把的“Count every”参数的单位选用ms，设置好vwf仿真激励波形文件图后，对波形文件再次存盘。并进行波形仿真，观察输出结果。 图1-14 工具栏说明 仿真器参数设置。（省略）默认即为时序仿真。 启动仿真器。菜单操作：Processing—Start Simulation，或。直到出现Simulation was successful，仿真结束。仿真波形文件Simulati