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Synplify综合技术入门 查看电路图 观测关键路径 Synplify综合技术入门 Synplify Pro选项使用（非常重要） 右键属性 设置目标时钟频率 (可以设置实际的110%) 设置综合技术选项 Synplify综合技术入门 重新综合 查看Synplify中的结果 只有Worst Slack为正值才能实现FPGA的功能设计 如果Worst Slack为负值，需要查看关键路径，找出组合逻辑的问题，修改设计 集成开发环境使用的常见问题 1 修改了设计，但调用ModelSim仿真结果不变 源文件未保存 2 仿真没有任何输出波形的变化 时钟和复位信号生成不正确 3 提示仿真库不存在 ModelSim SE的手工编译库配置错误 4 综合成功后，不出现“对号” 系统时间有问题 4 上述步骤完成就可以到FPGA验证？ 只完成功能仿真和综合，距离实现还有一段距离，不要急于板级调试 作业 设计一个32位流水线加法器，使用双重分组跳跃进位链，要求 给出源代码和测试文件 仿真波形图 综合电路图 在特定芯片下的综合报告性能分析 撰写设计和测试文档（流水线设计） ISE工程开发基础 创建工程资源文件，可稍后创建新文件 ISE项目开发基础 添加工程资源文件，可稍后添加已有文件 ISE项目开发基础 工程基本信息 ISE项目开发基础 可随时修改工程配置 ISE项目开发基础 顶层原理图设计 Project-New Source Schematic 较少使用 描述顶层模块中子模块 的端口连接 ISE项目开发基础 顶层原理图设计 .sch文件 ISE项目开发基础 顶层HDL设计 Project-New Source Verilog Module 端口定义 . 可在此处声明 . 可以在文件中声明 ISE项目开发基础 顶层HDL设计 产生模板 空Module 保留字为蓝色 原语为褐色 条件编译为紫色 注释为绿色 通常采用Module View视图 ISE项目开发基础 Process View简介 单击Module View中的源文件 综合 实现 生成配置文件 在线逻辑分析仪 约束 ISE项目开发基础 Process View简介 只用于测试文件中所包含的模型 时序约束 引脚约束 面积约束 直接文本编辑 RTL原理图 RTL电路图 综合报告 右键 综合选项 右键 翻译选项 右键 映射选项 右键 布局布线选项 右键 生成配置文件选项 ISE项目开发基础 代码编写 仿真时延定义 接口信号定义 接口方向声明 接口类型声明 参数定义 ISE项目开发基础 代码编写 定义内部信号 数据流描述 ISE项目开发基础 代码编写 行为描述 ISE项目开发基础 代码编写 行为描述 ISE项目开发基础 创建仿真文件 Project-New Source Verilog Test Fixture 关联待测试模块 ISE项目开发基础 产生测试模板 四种仿真功能 ISE项目开发基础 添加仿真描述 生成时钟 设置复位信号 如果有其它输入 增加其输入模型 ModelSim仿真技术入门 ISE中调用ModelSim 保存所有设计文件 单击测试文件 单击Simulate Behavior Model ModelSim仿真技术入门 语法检查 在ISE中修改设计文件 关闭ModelSim，重新仿真 参数TP错误 #TP ModelSim仿真技术入门 模块关系 所选中模块信号表 仿真波形 工作台 此时只有外部接口信号 ModelSim仿真技术入门 最大化波形窗口 某些版本默认不显示仿真工具条 右键-simulate ModelSim仿真技术入门 工具栏常用按钮简介 Break 中止仿真 Run 从当前时刻开始 执行一个仿真步长 Restart 清除波形 下次从0时刻开始 Run –All 从当前时刻开始一直执行下去 常用Restart和Run –All的组合 Cursor的设置和删除 所选中信号的跳变位置定位 波形左右缩放 Zoom full 当前已仿真波形全屏 ModelSim仿真技术入门 外部信号仿真 点击 全绿是由于信号过密 观察输入激励生成和输出是否符合要求 ModelSim仿真技术入门 内部信号仿真 向波形中添加信号 1）将整个模块添加 2）添加所需信号 根据需要添加 数量越多仿真越慢 ModelSim仿真技术入门 波形窗口编辑 插入分隔线：便于分隔信号 ModelSim仿真技术入门 波形窗口编辑 信号基数或编码转换 Edit-Select All 右键选择Radix 便于多位信号的观测 ModelSim仿真技术入门 仿真测试文件 使用 ModelSim仿真技术入门 仿真测试文件 使用 大约仿真125ms后看到LED_DATA输出发生变