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第七章 可编程逻辑器件PLD §7-1 可编程逻辑器件PLD概述 §7-2 可编程逻辑器件PLD的基本单元 §7-3 可编程只读存储器PROM和可编程逻辑阵列PLA §7-4 可编程逻辑器件PAL和通用逻辑阵列GAL §7-5 高密度可编程逻辑器件HDPLD原理及应用 §7-6 现场可编程门阵列FPGA §7-7 随机存取存储器（SRAM） 1. 专用输出基本门阵列结构 一个输入 四个乘积项且通过 或非门低电平输出 如输出采用或门，为高电平有效 PAL器件。 若采用互补输出的或门，为互补 输出器件。 输入信号 四个整积项 2. 可编程I/O输出结构 可编程I/O结构如下图所示。 8个乘积项 两个输入，一个来自外部I，另一来自反馈I/O 当最上面的乘积项为高电平时，三态 门开通，I/O可作为输出或反馈；乘积 项为低电平时，三态门关断，是输入。 3. 寄存器型输出结构：也称作时序结构，如下图所示。 8个乘积项 或门的输出通过D触发器， 在CP的上升沿时到达输出。 触发器的Q端可以 通过三态缓冲器 送到输出引脚 触发器的反相端反馈回与 阵列，作为输入信号参与 更复杂的时序逻辑运算 CP和使能是PAL的公共端 4. 带异或门的寄存器型输出结构： 增加了一个异或门 把乘积项分割成两 个和项 两个和项在触发器的输入端