111顺序语句36报告.ppt

3.4 VHDL顺序语句 赋值语句 转向控制语句 1）if 语句 2） case语句 3）loop语句 4） next语句 5） exit语句 等待语句 子程序调用语句 返回语句 空操作语句 【例3.4.1】P109 SIGNA S1，S2：STD_LOGIC； SIGNA SVEC ：STD_LOGIC_VECTOR(0 TO 7)； ........ PROCESS(S1，S2) IS VARIABLE V1，V2：STD_LOGIC； BEGIN V1 := ‘1’； --立即将V1置位为1 V2 := ‘1’； --立即将V2置位为1 S1 = ‘1’； --S1被赋值为1 S2 = ‘1’； --由于在本进程中，这里的S2不是最后一个赋值语句故不作任何赋值操作 SVEC(0) = V1； --将V1在上面的赋值1，赋给SVEC(0) SVEC(1) = V2； --将V2在上面的赋值1，赋给SVEC(1) SVEC(2) = S1； --将S1在上面的赋值1，赋给SVEC(2) SVEC(3) = S2； --将最下面的赋予S2的值‘0’，赋给SVEC(3) V1 := ‘0’； --将V1置入新值0 V2 := ‘0’； --将V2置入新值0 S2 := ‘0’； --由于这是S2最后一次赋值，赋值有效，此‘0’将上面准备赋予的1覆盖 SVEC(4) = V1； SVEC(5) = V2 ； SVEC(6) = S1 SVEC(7) = S2 END PROCESS 2、CASE语句(p114) 将变量tmp的初值为‘0’，则为偶校验电路： 【例3.4.12】 8位奇偶校验的实现： 1 xor 0 = 1 , 1 xor 1= 0 , 0 xor 0 = 0 , 假设 ：a[0 T0 2]= D0 D1 D2 = “100” ， Tmp := 0 第一次：Tmp = Tmp Xor D ( 0 ) = ‘0’ Xor ‘1 ’ = ‘1’ 第二次：Tmp = Tmp Xor D ( 1 ) = ‘1’ Xor ‘0’ = ‘1’ 第三次：Tmp = Tmp Xor D (2 ) = ‘1’ Xor ‘0’ = ‘1’ Tmp = ‘1’ Tmp =1，a为奇数个‘1’。 Tmp =0， a为 偶 数个‘1’。 例： 8位奇偶校验电路 LIBRARY IEEE; USE IEEE. STD_LOGIC_1164.ALL; ENTITY p_check IS PORT（a：IN STD_LOGIC_VECTOR (7 DOWNTO 0)； y：OUT STD_LOGIC)； END p_check ； * * 第3章VHDL的编程基础--35 主要描述语句 3.4 VHDL顺序语句 并行语句：各种并行语句的执行是同步的，与书写的顺序无关。 顺序语句从多侧面完整地描述系统的硬件结构和基本逻辑功能。 顺序语句的特点 : (1)只能出现在进程或子程序中; (2)用来定义进程或子程序的行为 及算法( 进行算术运算、逻辑运算)、信号和变量赋值、子程序调用等，还可以进行条件控制; (3)每一条语句的执行（指仿真执行）都是按语句排列的次序执行的。 VHDL顺序语句 【例】 mux21 进程 的启动与挂起 ………… ARCHITECTURE one OF mux2 IS BEGIN PROCESS (a,b,s) BEGIN IF s = 0 THEN c = a ; ELSE c = b ; END IF; END PROCESS; END one ; 敏感信号表 1、信号和变量赋值 3.4.1 赋值语句 信号代入语句的语法格式为： 目的信号量 ＜= 信号量表达式； 要求：赋值源的值必须与对象的类型、宽度一致。 信号代入语句 变量赋值语句 变量赋值语句的语法格式为： 目的变量 := 表达式； ……… ARCHITECTURE ONE OF MUX SIGNAL S1 ,S2 P1 : PROCES