计算机组成_第3章指令系统解剖.ppt

(a) Choose Datapath Components Combinational Components Adder ALU Multiplexer Sign Extender pc Storage Components Registers Register File Memory Datapath Combinational Components NOTES: - Blue-green inputs are control lines - Blue lines often hidden to suppress  detail Adder ALU Multiplexer Sign Extender Datapath Storage: 寄存器堆register file Register File - 32 registers (including $zero) Two data outputs RD1, RD2 Assert register number RN1/RN2 Read output RD1/RD2 after “access time” (propagation delay) One data input WD Assert register number WN Assert value on WD Assert RegWrite Value loaded on clock edge 作为一个小的多端口存储器而实现-Implemented as a small multiport memory Datapath Storage: 理想化的内存 数据读-Data Read 将地址放在ADDR 给出MemRead信号 经过存储器“访问时间”，数据可以在RD上得到 数据写-Data Write 将地址放在ADDR上 在WD上给出输入数据 给出MemWrite信号 在时钟边沿写入数据 (b) Choose Clocking Methodology Clocking methodology defines When signals can be read from storage elements When signals can be written to storage elements 典型的时钟方法论-Typical clocking methodologies 单相边沿触发-Single-Phase Edge Triggered 单相电平触发-Single-Phase Level Triggered (电平触发) 多相电平触发-Multiple-Phase Level Triggered 本书：单相边沿触发-Single-Phase Edge Triggered All registers updated on one edge of clock cycle 最简单的工作方式 Instruction fetching three elements PC I n s t r u c t i o n m e m o r y R e a d a d d r e s s I n s t r u c t i o n Add Sum Instruction memory Program counter Adder Instruction fetching unit P C I n s t r u c t i o n m e m o r y R e a d a d d r e s s I n s t r u c t i o n 4 A d d CPU 指令执行: 在逻辑组成确定的机器上执行 模型机器2的指令集 程序执行前，R0=00 R1=10 R2=20 R3=30 MOV R0,R1 LAD R1,6 ADD R1,R2 八进制表示 AND R1,R3 JMP 101 STO R2,(R3) 直接地址 ALU C1 R0 00 R1 10 R2 20 R3 30 C2 通用寄存器 数据缓冲寄存器DR 状态字PSW 通往 I/O 接口 地址 数据 5 70 6 100 7 66 10 77 … … 30 40 31 数据 Cache AR地址寄存器 地址 OP 101 MOV 102 LAD 103 ADD 104 STO 105 JMP 106 AND 107 Cache 指令 地址字段 R0,R1 R1,6 R1,R2 R2,(R3) 101 R1,R3 PC101 +1 地址总线 地址总线 DBUS 数据 指令 产生1-5取指 操作信号 指令译码 MOV R0,R1 C1 C2 Cn Ci IR 指令集确定后，检查指令系统，根据指令功能，设计ALU，确定数据通路、控制部件