原创力文档- 1、原创力文档（book118）网站文档一经付费（服务费），不意味着购买了该文档的版权，仅供个人/单位学习、研究之用，不得用于商业用途，未经授权，严禁复制、发行、汇编、翻译或者网络传播等，侵权必究。。
- 2、本站所有内容均由合作方或网友上传，本站不对文档的完整性、权威性及其观点立场正确性做任何保证或承诺！文档内容仅供研究参考，付费前请自行鉴别。如您付费，意味着您自己接受本站规则且自行承担风险，本站不退款、不进行额外附加服务；查看《如何避免下载的几个坑》。如果您已付费下载过本站文档，您可以点击 这里二次下载。
- 3、如文档侵犯商业秘密、侵犯著作权、侵犯人身权等，请点击“版权申诉”（推荐），也可以打举报电话：400-050-0827(电话支持时间：9:00-18:30)。
- 4、该文档为VIP文档，如果想要下载，成为VIP会员后，下载免费。
- 5、成为VIP后，下载本文档将扣除1次下载权益。下载后，不支持退款、换文档。如有疑问请联系我们。
- 6、成为VIP后，您将拥有八大权益，权益包括：VIP文档下载权益、阅读免打扰、文档格式转换、高级专利检索、专属身份标志、高级客服、多端互通、版权登记。
- 7、VIP文档为合作方或网友上传，每下载1次， 网站将根据用户上传文档的质量评分、类型等，对文档贡献者给予高额补贴、流量扶持。如果你也想贡献VIP文档。上传文档
查看更多
用VerilogHDL設计2位16进制计数器
基于FPGA的系统设计与应用
实验二
计数器设计实验
一、实验目的：
学习计数器的设计、仿真和硬件测试方法。
二、实验内容及步骤：
1.用Verilog HDL设计2位16进制计数器，由DE2的KEY0输入计数值，在HEX1，HEX0上显示计数值。
2.使用嵌入式逻辑分析仪进行仿真；
3.将实验程序下载到DE2运行。
实验注意事项：去抖动
三、程序代码
module lib22(out1,out2,clk,rst,key);
output [6:0] out1,out2;
input clk,rst;
input key;
reg [19:0]count;
reg [7:0]in;
reg [6:0]out1,out2;
reg C,K;
reg [9:0] r1;
always@(posedge clk)
if(count==20d5000)
begin
C=~C;
count=1b0;
end
else
count=count+1b1;
always @ (posedge C)
begin
if(r110d1000)
begin
K=1b0;
r1=r1+1b1;
end
else
begin
K=1b1;
r1=1b0;
end
end
always @ (posedge C,negedge rst)
if(!rst)
in=1b0;
else if(!K)
begin
in=in+8b1;
end
always @ (in[3:0])
case(in[3:0])
4b0000:out1=7b1000000;
4b0001:out1=7b1111001;
4b0010:out1=7b0100100;
4b0011:out1=7b0110000;
4b0100:out1=7b0011001;
4b0101:out1=7b0010010;
4b0110:out1=7b0000010;
4b0111:out1=7b1011000;
4b1000:out1=7b0000000;
4b1001:out1=7b0010000;
4b1010:out1=7b0001000;
4b1011:out1=7b0000011;
4b1100:out1=7b1000110;
4b1101:out1=7b1100001;
4b1110:out1=7b0000110;
4b1111:out1=7b0001110;
default:out1=7b1111111;
endcase
always @ (in[7:4])
case(in[7:4])
4b0000:out2=7b1000000;
4b0001:out2=7b1111001;
4b0010:out2=7b0100100;
4b0011:out2=7b0110000;
4b0100:out2=7b0011001;
4b0101:out2=7b0010010;
4b0110:out2=7b0000010;
4b0111:out2=7b1011000;
4b1000:out2=7b0000000;
4b1001:out2=7b0010000;
4b1010:out2=7b0001000;
4b1011:out2=7b0000011;
4b1100:out2=7b1000110;
4b1101:out2=7b1100001;
4b1110:out2=7b0000110;
4b1111:out2=7b0001110;
default:out2=7b1111111;
endcase
endmodule
四、实验原理图：
DE2按键电路图
五、实验总结与分析：
1.不加去斗时，出现的结果不稳定，不同的DE2板子结果不一样，在
文档评论（0）