《精》chapter5中央处理机.pptVIP

(3) I5: 　MUL R3，R1，R2 ；　　(R1)×(R2)→R3 　 I6:　 ADD R3，R4，R5 ；　　(R4)+(R5)→R3 【解】 第(3)组指令中，如果I6指令的加法运算完成时间早于I5指令的乘法运算时间，变成指令I6在指令I5写入R3前就写入R3，导致R3的内容错误，发生WAW相关 3. 控制相关 ——转移指令会引起流水线发生断流 解决办法： 延迟转移法——由编译程序重排指令序列来实现 基本思想是“先执行再转移” 转移预测法——用硬件方法实现 设置转移取和顺序取两路指令预取队列器以及目标指令cache，将转移预测提前到取指阶段进行 1. pentium的技术性能 超标量流水处理器 内部主要寄存器宽度；外部数据总线宽度；支持多种类型的总线周期(包括猝发模式) 外部地址总线宽度、物理地址空间、虚拟地址空间；分页模式支持的页面大小(4KB/4MB/2MB) L1cache(指令cache和数据cache)、L2cache；CPU采用U，V两条指令流水线(超标量流水线)，整数指令和浮点指令的发射 操作控制器采用硬布线控制和微程序控制相结合——简单指令和微程序实现的指令的处理方法 非固定长度的指令格式，9种寻址方式，191条指令；每个时钟周期能执行两条指令；兼具CISC和RlSC的特性 具有BTB (转移目标缓冲器)方式的转移预测能力 5.6.4 奔腾 CPU（简介） 　 2. 奔腾CPU的结构框图 除法 2. 奔腾CPU的结构框图 (1)超标量流水线 ——含U和V两条指令流水线，有各自的ALU、地址生成电路、与数据cache的接口；两个指令预取缓冲器(各32字节) 指令译码器——译码，并完成指令配对检查 发射一对指令满足的条件：①都是简单指令②不发生数据相关③都不同时含有立即数和偏移量④只有I1允许带指令前缀 配对检查合格与不合格的处理方法 对整数指令和浮点数指令的不同处理方法 控制ROM——存放微指令代码 地址生成器——计算存储器操作数地址，并用TLB 加速转换 寄存器堆——8个32位整数寄存器 (2)指令cache和数据cache 80486 CPU——8KB cache，指令和数据共用 奔腾CPU——分设指令cache和数据cache(各8KB)，使指令预取和数据读写能无冲突地同时完成，且可同时与U，V两条流水线分别交换数据 指令cache——只读，以单端口256位向指令预取缓冲器提供超长指令字代码 数据cache——可读可写，双端口(各32位)，与U，V两条流水线交换整数数据，或组合后与浮点运算部件交换浮点数据 都是2路组相联结构，每行32字节；数据cache可设置成行写回或全写法方式 两个cache都使用物理地址，各有一个后援缓冲器TLB，负责将TLB命中的线性地址转换成32位物理地址 (3)浮点运算部件 8段的流水浮点运算器，前4段在U、V流水线中(PF、D1、D2、EX)；后4段在浮点运算部件中完成(X1、X2、WF、ER) 有浮点专用加法器、乘法器和除法器；支持3种格式的浮点数(IEEE754的单、双精度格式、 80位的临时实数) 含8个80位寄存器组成的寄存器堆；内部的数据总线为80位 对于常用指令(如LOAD，ADD，MUL等)采用了新的算法，用硬件实现，提高了执行速度 (4)动态转移预测技术 ——为了防止执行转移指令时流水线断流 设置转移目标缓冲器BTB ——小容量cache，用来记录导致程序转移的指令及其转移目标地址；以后遇到该转移指令时，BTB依据前后转移发生的历史预测本次是转移取还是顺序取；若预测为转移取，则将记录的转移目标地址送出 设置两个指令预取缓冲器(每个32字节) 通常使用其中一个；若指令译码段译出一条转移指令则立即检索BTB，根据预测结果决定是否冻结该缓冲器，而启用另一个 ——保证流水线的指令预取步骤不会空置；并且预测转移取错误时，正确路径的指令已在另一个缓冲器中，使流水线的性能损失减至最小 3. Pentium-4 CPU的结构框图(P169图5.35) CPU的基本操作要点： ①以静态程序的顺序由存储器取指令 ②每条指令译成一个或多个定长的RISC指令(实际上是微指令) ③在超标量流水线上通过调度器，以乱序方式执行微指令 ④按原程序流的顺序，将各微指令的执行结果转交到寄存器组 Pentium-4的体系结构 由外层的CISC壳和内部的RISC核组成 内部的RISC微指令至少含20段的流水线(Pentium上使用5段) 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 TCNI TCF 驱动 分配 寄存器 换名 排队 调度 调度 调度 派遣 派遣 RF RF 执行 标志 转检 驱动 Pent