秒表的VHDL實现.docVIP

引言 §1.1设计任务 设计一简易数字秒表，其基本要求是： 测量时间范围0.01—59.99 显示方式为4位十进制数显示。 使用Max+Plus II进行仿真。 具有启动/停止计数功能。 §1.2简介 数字秒表是数字电路中的一个典型应用,实际的硬件设计用到的器件较多,连线比较复杂,而且会产生比较大的延时,造成测量误差、可靠性差。随着可编程ASIC的广泛应用,以EDA工具作为开发手段,基于VHDL语言,将使整个系统大大简化,提高整体的性能和可靠性。用可编程器件设计数字秒表的途径很多。本文介绍针对实验教学所使用的一种方法,使用的器件均是在实验中最常用的,包括Altera公司的FLEX10K系列,而且外部设备也很简单。通时间的长短对被测信号正脉冲进行计数;2)静态显示模块,对计数的结果进行显示,从而完成整个计数的过程。系统的工作原理是,将系统信号两次10倍分频，达到需要精度。利用键盘对秒表计数进行控制，开始/暂停。使用简便，精确。 第二章 方案设计及总体原理论述 本系统分为时钟输入部分，键盘部分，分频器部分，计数，显示部分。其中分频器和计数部分合成在一个FPGA芯片之中。时钟部分来自实验箱10KHZ方波。 键盘部分利用实验箱本身的键盘，显示部分由计数器的输出直接给实验箱的数码管静态显示部分。（如图1所示） 图1总体设计 2．1 分频器部分 工作原理：当CLK上升沿到来时，60分频器COUNT加一，当加到60时与之相连的管脚CLK60取反。为节省资源10分频器与60分频器共用，当COUNT加到10的整数倍时CLK10取反。 波形图如下： 2．2 计数部分 工作原理：当CLK上升沿到来时，T0加一，当T0=9时，下一上升沿到来时将T0清零，T1加一。当T1=9时，下一上升沿到来时将T1清零，T2加一。当T2=9时，下一上升沿到来时将T2清零，T3加一。这样就实现了百分秒，十分秒，秒和十秒的进位关系。 波形图如下： 第三章 程序实现 整个程序分为两个部分组成，每个部分定义成一个独立器件。 3．1 分频器部分 library ieee; use ieee.std_logic_1164.all; ----------------------------------------------------- entity count60 is port( clk,en : in std_logic; clock60,clock10 : buffer std_logic); end count60; -------------------------------------------------- architecture count60_arc of count60 is begin ---------------------- process(clk,en) variable count:integer range 0 to 60 :=0; begin if en=0 then NULL; elsif (rising_edge(clk)) then count:=count+1; if count=60 then clock60=not clock60; count:=0; end if; if(count=10 or count=20 or count=30 or count=40 or count=50 or count=0)then clock10 = not clock10; end if; end if; end process; end count60_arc; 3．2 计数器部分 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity list is port( clk : in std_logic; q0,q1,q2,q3 : out std_logic_vector(3 downto 0)); end list; architecture a of list is signal t0,t1,t2,t3 : std_logic_vector(3 downto 0); begin process(clk) begin if rising_edge(clk) then if(t0=9)then t0=0000; t1=t1+1; else t0=t0+1; end if; if(t1=9)then t1=0000; t2=t2+1; end if; if(t2=9)then t2=00