第讲CellbasedIC设计方法(逻辑综合).pptVIP

* 指定各类库 　　　选择File - Setup 菜单，在弹出的对话框中指定相应的库文件打开。 * 链接 　　　在进一步工作之前，需要将设计中调用的子模块与链接库中定义的模块建立对应关系，这个过程叫做链接。 　　　选择File - Link Design 。 * 实例唯一化 　　　当设计中的某个子模块被多次调用时就要对设计进行实例唯一化。 　　　选择Hierarchy - Uniquify - Hierarchy菜单即可 。 * 设置电路的工作环境 　　　一般的工艺库将温度、电源电压、工艺偏差、互联模型等参数的影响均归结为工作环境（operating_conditions）。 　　　选择Attributes - Operating Environment - Operating Conditions菜单。 * DV的使用 设计入口 设计环境：指电路工作时的温度、电源电压等参数，以及输入驱动、输出负载、线上负载等情况。 设计约束 设计的综合与结果报告 * 设置连线负载 　　　连线负载用来估算设计内部互联线上的寄生参数。 　　　选择Attributes - Operating Environment - Wire Load 菜单。弹出连接负载设置对话框，在对话框中选择所需的连线负载。 * 设置输出负载 进入设计的符号描述，选中一组输出端口。 DC需要知道设计的输出端驱动的负载大小。 * 设置输出负载 　选择Attributes - Operating Environment - Load菜单。在弹出的Load对话框的Capacitive Load中填入1即可。 * DV的使用 设计入口 设计环境 设计约束：设计约束描述了设计目标，设计目标主要包括时延目标和面积目标两部分，因此设计约束也由时延约束和面积约束两部分组成。 设计的综合与结果报告 * 时序电路的时序约束 　　　时序电路的时序延时主要包括时钟主频、输入延时、输出延时等内容。 * 创建时钟 　　　先选时钟端（clk），选择Attributes - Specify Clock，在弹出的对话框中填入指定的周期值，并选择Don’t Touch Network，完成后可见方波标志。 * Input Delay Tc=Td+TM+TN+Ts　即 TN+Ts=Tc－（Td+TM）　 系统时钟确定后，Tc已经确定。 Td+TM即为DC定义的输入延时 Tc：系统时钟周期 Td：外部逻辑的触发器延时 TM：外部组合逻辑的延时 TN：待综合逻辑中组合逻辑的延时 Ts：待综合逻辑中触发器的延时 * Input Delay 　　　先选输入端口，选择Attributes - Operation Environment - Input Delay，在弹出的对话框的关联时钟选择clk,在Max和Min中填入适当的值。 * Output Delay Tc=Td+TN+TM+Ts　即 Td+TN=Tc－（TS+TM）　 系统时钟确定后，Tc已经确定。 Ts+TM即为DC定义的输出延时 Ts：外部逻辑的触发器延时 TM：外部组合逻辑的延时 TN：待综合逻辑中组合逻辑的延时 Td：待综合逻辑中触发器的延时 * Output Delay 　　　先选输入端口，选择Attributes - Operation Environment - Output Delay，在弹出的对话框的关联时钟选择clk,在Max和Min中填入适当的值。 * 组合电路的时序约束 　　　组合电路不带有时钟，所以它的延时约束主要是规定其输出端到输入端的最大延时。 * 组合电路的时序约束 　　　先选输出端口，选择Attributes - Operation Constrains - Timing Constrains，在弹出对话框后，在Max和Min中填入适当的值。 * 面积约束 　　　选择Attributes - Operation Constrains - Design Constrains，在弹出对话框后，在Max Area中填入0。 * 设计综合 　　　选择Design - Compile Design，在弹出对话框后，点OK即可。 * 保存设计 　　　最后我们需要导出综合好的门级网表。选择File - Save As，在弹出对话框后，输入文件名，选择文件类型verilog，点击“save”即可。 * DC的命令行界面 执行dc_shell –db_mode –dcsh_mode -f ***.scr可以启动DC的命令行界面 命令行方式可以完成图形界面的所有功能（某些功能只能通过命令行实现） * Synthesis Flow Step 1: .synopsys_dc.setup target_library