《简单时钟verlog设计.docVIP

Verilog EDA课程设计(简单时钟电路) 2012年春季期 信息科学与工程学院 电科09-1班 黎富林 3090748113 一、实验目的 1.掌握可编程逻辑器件的应用开发技术——设计输入、编译、仿真和器件编程； 2.熟悉一种EDA软件使用； 3.掌握Verilog设计方法； 4.掌握分模块分层次的设计方法； 5.用Verilog完成一个多功能数字钟设计。 二、实验要求 1. 基本功能 ①具有“秒”、“分”、“时”计时功能，小时按24小时制计时。 ②具有校时功能，能对“分”和“小时”进行调整。 ③仿广播电台正点报时。在59分51秒、53秒、55秒、57秒发出低音512Hz信号，在59分59秒时发出一次高音1024Hz信号，音响持续1秒钟，在1024Hz音响结束时刻为整点。 2. 拓展功能 ①任意时刻闹钟 ②自动报整点时数 ③小时计数器改为12翻1 三、实验设计 1. 数字钟整体设计框图 数字钟电路系统由主体电路和扩展电路两大部分所组成 2.数字钟模块设计 分和秒计数器都是模M=60的计数器，时计数器是一个模M=24的计数器 3.数字钟输入输出分配 Adj_Min 校分控制 →按键K1 →8 Adj_Hour 校时控制 →按键K2 →9 Set_Min 闹铃校分控制 →按键K3 →10 Set_Hour 闹铃校时控制 →按键K4 →11 Type 闹铃切换控制 →按键K5 →16 Bell 蜂鸣器控制信号 →按键K6 →17 Chg 实现24、12进制转换控制 →按键K7 →18 Second0- Second7秒输出信号 →数码管1，2 →21-25,27-29 Minute0- Minute7分输出信号 →数码管4，5 →38,39,47-52 Hour0- Hour7小时输出信号 →数码管7，8 →60-62,64-67,69 四．各工作模式仿真波形 1.时钟正常计时波形 00：00：59时刻波形 00：59：59时刻波形 23：59：59时刻波形 2.定时闹钟波形 如图所示为01：02：00-01：02：59的一分钟闹钟波形。 3.仿电台报时波形 如图所示，在任意小时59分的51、53、55、57秒内蜂鸣器为低频（512Hz）信号输出，在59秒内蜂鸣器为高频（1024Hz）信号输出，实现模仿电台报时功能。 3.整点报时波形 如图所示，在06：00：00后的6秒内，蜂鸣器前半秒无输入，后半秒有高频（1024Hz）输入，达到整点报时功能。在N小时整时刻，蜂鸣器会鸣响N次。如此仿真中为六点，响六下 4.12翻1功能波形 如图所示，在chg按键为低电平时，Hour输出类型为12翻1，实现12翻1功能。通常chg按键为高电平，即24小时制。 五、实测 将程序文件下载到FPGA芯片上，即可看到从零开始的处于计数状态的数字钟。其结果由六个BCD码7段显示管显示，形式为—小时：分钟：秒钟。 将按键模式设置为琴键模式，按下Type键一次，观察到时钟处于闹钟设置状态，设置时间为6：58。再一次按下Type键，数字钟处于校时状态，将时间校正为6：57。按下Type键，时钟处于计数状态。观察时钟，当到达6：58时，闹铃以1kHZ的频率响起，闹铃功能实现。当处于6：59的51秒、53、55、57秒时，报警为“嘀嘀嘀”，当为59秒时为“嘟”，报时功能实现。当为6：00时，蜂鸣器以1Hz的频率响起6下，报整点功能实现。 六、源代码 module Complete_Clock(Hr,Min,Sec,ALARM,_1kHzIN,Adj_Min, Adj_Hour,Set_Min,Set_Hour,Bell,Type); input _1kHzIN; output[7:0]Hr,Min,Sec; wire[7:0]Hr,Min,Sec; supply1 Vdd; input Adj_Min,Adj_Hour; wire[7:0]Hour,Minute,Second; wire MinL_EN,MinH_EN,Hour_EN; wire _1Hz,_500Hz; reg ALARM_Radio; wire ALARM_Clock; output ALARM; wire[7:0]Set_Hr,Set_Min; w