第11章综合设计实例.ppt

11.2.7 程序计数器 　　程序计数器用于提供指令地址，以便读取指令，其外部端口如图11.12所示。 图11.12 程序计数器的外部端口 　　程序计数器的Verilog HDL实现程序如下： module cpu_pcounter(cnt_out,clk,data_in,reset,load); input [12:0] data_in; input clk,reset,load; output [12:0] cnt_out; reg [12:0] cnt_out; always @(posedge clk or reset) if(!reset) cnt_out=13b0; else if(load= =1) cnt_out=data_in; else if(cnt_out= =5b1FFF) cnt_out=13b0; else cnt_out=cnt_out+1; endmodule 11.2.8 地址多路器 　　地址多路器用于选择输出的地址是程序计数地址还是数据/端口地址，其外部端口如图11.13所示。 图11.13 地址多路器的外部端口 　　地址多路器的Verilog HDL的实现程序如下： module cpu_admux(addr,pc_addr,ir_addr,fetch); output [12:0] addr; input [12:0] pc_addr,ir_addr; input fetch; if(fetch) addr=pc_addr; else addr=ir_addr; endmodule 11.2.9 时钟发生器 　　时钟发生器用于生成不同的时钟信号clock、clk2、fetch与alu_clk，其外部端口如图11.14所示。产生的时钟信号clock送往寄存器与状态控制器，时钟信号clk2送往数据控制器与状态控制器，信号fetch送往数据控制器、状态控制器与地址多路器，信号alu_clk送往算术逻辑单元。 图11.14 时钟发生器的外部端口 　　时钟发生器的Verilog HDL实现程序如下： `timescale 1ns/10ps module cpu_clkg(fetch,clk2,clk,alu_clk); output fetch,clk2,clk,alu_clk; reg fetch,clk2,clk; parameter period=60; assign alu_clk=(fetch|clk2|clk); initial fork clk=0; clk2=1; fetch=1; forever #(period/2) clk=~clk; forever #(period) clk2=~clk2; forever #(2*period) fetch=~fetch; join endmodule 11.2.10 顶层设计模块 　　上述几节完成了各基本模块的设计，本节用结构建模的方法把它们组成一个顶层模块，由此完成RISC中央处理单元(CPU)的顶层设计。 　　顶层设计模块程序如下： `timescale 1ns/1ps module cpu_top; wire reset,load_acc,load_ir,load_pc,halt,zero; wire clock,clk2,alu_clock,fetch,inc_pc; wire [15:0] alu_out,acc,data,opcode_iraddr; wire [12:0] addr,ir_addr,pc_addr; wire [2:0] opcode; assign {opcode,ir_addr}=opcode_iraddr; cpu_register accumulator(accum,clock,alu_out,load_acc,reset); cpu_alu alu(alu_out,zero,opcode,data,accum,alu_clock); cpu_datactrl data_ctrl(data,alu_out,fetch,mem_r,clk2); cpu_mem mem(data,addr,mem_r,mem_w); cpu_register instr_register(opcode_iraddr,clock,data,