《精》微机原理与接口 第3章2—8086微处理器总线周期及引脚.pptVIP

第3章：3.2 8088的总线时序（续2） 指令周期是指一条指令经取指、译码、读写操作数到执行完成的过程。若干总线周期组成一个指令周期 总线周期是指CPU通过总线操作与外部（存储器或I/O端口）进行一次数据交换的过程 8088的基本总线周期需要4个时钟周期 4个时钟周期编号为T1、T2、T3和T4 总线周期中的时钟周期也被称作“T状态” 时钟周期的时间长度就是时钟频率的倒数 当需要延长总线周期时插入等待状态Tw CPU进行内部操作，没有对外操作时，其引脚就处于空闲状态Ti 第3章：3.2 8088的总线时序（续3） 任何指令的取指阶段都需要存储器读总线周期，读取的内容是指令代码 任何一条以存储单元为源操作数的指令都将引起存储器读总线周期，任何一条以存储单元为目的操作数的指令都将引起存储器写总线周期 只有执行IN指令才出现I/O读总线周期，执行OUT指令才出现I/O写总线周期 CPU响应可屏蔽中断时生成中断响应总线周期 第3章：存储器写总线周期 第3章：I/O写总线周期 第3章：存储器读总线周期 第3章：I/O读总线周期 负责读写： (Read)：引脚32，读控制信号，输出。当RD=0时，表示将要执行一个对存储器或I/O端口的读操作。到底是从存储单元还是从I/O端口读取数据，取决于 (8086)或 M/IO (8088)信号。 （Write）：控制写，输出。当WR＝0该引脚为低，CPU发出写信号。 M/IO：存储器／IO控制选择信号。注意：8086与8088区别 负责数据： DEN* ， DT/R* DEN*（Data Enable） 数据允许，输出、三态、低电平有效 有效时，表示当前数据总线上正在传送数据，可利用他来控制对数据总线的驱动 DT/R*（Data Transmit/Receive） 数据发送/接收，输出、三态 该信号表明当前总线上数据的流向 高电平时数据自CPU输出（发送） 低电平时数据输入CPU（接收） 负责总线：HOLD，HLDA HOLD 总线保持（即总线请求），输入、高电平有效 HLDA（HOLD Acknowledge） 总线保持响应（总线响应），输出、高电平有效 有效表示CPU已响应总线请求并已将总线释放 此时CPU的地址总线、数据总线及具有三态输出能力的控制总线将全面呈现高阻，使总线请求设备可以顺利接管总线 待到总线请求信号HOLD无效，总线响应信号HLDA也转为无效，CPU重新获得总线控制权 Intel 8286 Intel 8282 8088最小组态的总线形成 第3章：周期介绍 第3章：等待状态Tw的插入 第3章：微机总线层次结构－芯片总线 第3章：微机总线层次结构－内总线 第3章：微机总线层次结构－外总线 第3章：PC机上的总线 8086 CPU MX / MN V CC (＋5 V) ALE CLK READY BHE RESET A 19 /S 6 A 16 /S 3 AD 15 AD 0 8284A 时钟发生器 V CC 等待状态 产生器 地址锁存器 8282 (3片) 数据收发器 8286 (2片) STB OE 地址总线AB DEN R / DT 数据总线DB IO / M INTR INTA RD WR HOLD HLDA 控制总线CB RDY ~ ~ 图3.8 8086最小方式系统结构 OE*＝0，导通 T＝1 A→B T＝0 A←B OE*＝1，不导通 每一位都是一个双向三态门， 8位具有共同的控制端 8位双向缓冲器 控制端连接在一起，低电平有效 可以双向导通 输出与输入同相 具有三态输出的 TTL电平锁存器 STB 电平锁存引脚 OE* 输出允许引脚 每一位都是一个三态锁存器， 8个三态锁存器的控制端连在一起 AD7 ~ AD0 A15 ~ A8 A19/S6 ~ A16/S3 +5V 8088 ALE 8282 STB 系统总线信号 A19 ~ A16 A15 ~ A8 A7 ~ A0 D7 ~ D0 IO/M* RD* WR* 8282 STB 8282 STB 8286 T OE* MN/MX* IO/M* RD* WR* DT/R* DEN* OE* OE* OE* 3. 8086 最大工作方式及引脚24?31的定义 当MN/MX接低电平时，系统工作于多处理器方式。可以看出，最大方式和最小方式有关地址总线和数据总线的电路部分基本相同。而控制总线的电路部分有很大差别。 最小工作方式下，控制信号可直接从8086/8088 CPU得到，不需要外加电路。 最大方式是多处理器工作方式，需要协调主处理器和协处理器的工作。部分引脚需要重新定义，控制信号不能直接从8086/8088 CPU引脚得