通用處理器的高带宽访存流水线研究.docVIP

通用处理器的高带宽访存流水线研究 张浩 范东睿 林伟 钱学海 龙国平 (中国科学院计算技术研究所 北京 100080) 摘要：High-Bandwidth Memory Accessing Pipeline of General Purpose Processor Zhang Hao, Fan Dongrui, Lin Wei, Qian Xuehai, Long Guoping (Institute of Computing Technology, Chinese Academy of Sciences，Beijing, 100080) [Abstract]: There is a near-exponential increase in processor speed and memory capacity. However, memory latencies have not improved as dramatically, and access times are increasingly limiting system performance. Low load-to-use latency is a key to approach high memory performance, and increasing the bandwidth of memory pipeline always works. But high bandwidth brings more complexity and needs more power. Our work is based on the analysis of the applications, and we intend to find the head room of the performance of the memory pipeline. We find some useful characters of memory operations and we give an optimized design of high bandwidth memory pipeline, which has low complexity, low latency and low power. Our decisions are used to instruct the design Godsonx processor, although the bandwidth of memory access is doubled and the performance is increased by 8.6%, the extra area is only 1.7% of the original design. [Key Words]:High Bandwidth, Memory Pipeline, Cache, TLB 引言 根据摩尔定律，微处理器的速度每十年增长十倍以上，而常用存储器(DRAM)的访存时间却只是缩短到原来的一半因此，相对于处理器 来说，访存延迟以每十年5倍的速度增长处理器与存储器以及通信性能上的差距不断增加，造成了系统结构的失衡，形成了阻碍性能提升的内存墙[1,2][3,4]，通过位于处理器主流水线和存储器之间的这层存储逻辑，处理器可以在大多数情况下避免直接访问内存，提高了访存的性能，延缓了“内存墙”问题。目前几乎所有的主流通用处理器都在流水线中包含高速缓存逻辑，并且高速缓存逻辑往往被作为独立的流水级。在其他条件确定的情况下，增加访存通路的带宽是降低load-to-use延迟的最有效途径，但增加带宽意味着增加访存通路的逻辑复杂度，并且访存通路上的RAM逻辑都需要提供双端口。这些复杂度上的增加势必会增加访存通路的时延和功耗。 本文的工作立足于分析程序固有的访存特性，探索高带宽访存流水线的设计和优化空间。通过分析总结出程序访存行为的规律性，并根据这些规律性给出高带宽访存流水线的低复杂度、低延迟、低功耗的高带宽访存解决方案。本文的工作大大简化了高带宽访存流水线的设计，降低了关键路径的时延和功耗，被用于指导Godsonx处理器的访存设计（Godsonx是基于Godson2[5]设计的X86处理器）。采用优化高带宽访存设计后，相对原始的宽度为1的访存流水线，处理器的整体面积仅增加了1.7%，处理器的平均性能提高了8.6%。 本文首先介绍了高带宽访存流水线的相关研究，然后介绍了试验环境，并分别给出cache、TLB的优化策略，评价了改进后的性能提升，最后对全文工作进行了总结。 相关研究 处理器设计者对性能的要求是无止境的，对指令级并行性的追求也不会停止，而片山存储