《EDA模可变计数器设计.docVIP

南昌大学实验报告 学生姓名： 邱永洪 学 号： 6100210026 专业班级： 中兴101班 实验类型： □ 验证 □ 综合 ■ 设计 □ 创新 实验日期： 2012.10. 19 实验二 模可变计数器的设计 一、实验目的 1、学习设计脉冲分频程序的设计，掌握分频的作用。 2、学会利用控制位M来控制计数器的模值。 二、实验内容与要求 1、计设置一位控制模的位M，要求M=0，模23计数；当M=1，模109计数； 2、计数结果用三位数码管显示，显示BCD码； 3、利用Quartus软件实现波形仿真； 4、应用实验箱验证此计数器的功能。 三、实验思路 1、要求分别实现模23和模109的计数，因些我分别用GW、SW、 BW 代表个位,十位和百位。还有一个控制模的位M，当M为0时实现模23计数，只用到GW和SW分别为个位和十位；当M为1时实现模109计数，用GW、SW、 BW 分别为个位,十位和百位计数。 2、由于要求用三个数码管显示，由于每次只能只能选中一个数码管显示管，因此我使用了数码管的动态扫描来实现视觉上多个数码管显示管同时显示的效果，这个步骤中分频计的作用很重要。我使用了一个可变的R作为分频计的初值。 3、计数时分两种情况 1）、当M为0时，实现模23计数，当个位为9则向十位进位，并个位清0，当个位小于9，则个位自身加1；计数到22时当下一个时钟上升沿到来时就清0重计。 2）、当M为1时，实现模109计数，当个位为9则向十位进位，并个位清0，当个位小于9，则个位自身加1；当个位和十位均为9时，就向百位进位，同时个位和十位自身清0；计数到108时当下一个时钟上升沿到来时就清0重计。 四、实验程序 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY count IS PORT(CLK,M,EN,RST:IN STD_LOGIC; R:IN STD_LOGIC_VECTOR(7 DOWNTO 0); ---分频计数初值 sel0,sel1,sel2:buffer STD_LOGIC; SG:OUT STD_LOGIC_VECTOR(7 DOWNTO 0); --数码管八段 CLK1:buffer STD_LOGIC; GW,SW,BW: buffer STD_LOGIC_VECTOR(3 DOWNTO 0);--计数器的个，十，百位 COUT:OUT STD_LOGIC;--溢出信号 SEL:OUT STD_LOGIC_VECTOR(7 DOWNTO 0) --位选信号 ); END count; ARCHITECTURE behav OF count IS SIGNAL CNT,X : STD_LOGIC_VECTOR(7 DOWNTO 0); --数码管分频计数 SIGNAL J : STD_LOGIC_VECTOR(11 DOWNTO 0); --12位BCD计数值 SIGNAL CNT8: STD_LOGIC_VECTOR(2 DOWNTO 0); --数码管选择 SIGNAL A : STD_LOGIC_VECTOR(3 DOWNTO 0); --数码管显示值 SIGNAL MODEL : STD_LOGIC_VECTOR(11 DOWNTO 0); --模长信号 BEGIN P1:PROCESS(CLK,R) --进程P1分出的频率用来数码管的位 BEGIN X=R; IF CLKEVENT AND CLK = 1 THEN CNT=CNT+1; IF CNT=X-1 THEN CLK1=1;CNT--R分频:R是一个八位的二进制数 ELSE CLK1=0; END IF; END IF; END PROCESS; P2:PROCESS(EN,RST,M,CLK1) --计数 BEGIN CASE M IS WHEN 0=MODEL=000000100010;--23 WHEN 1=MODEL=000100001000;--109 END CASE; GW=J(3 do