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串行口数据传输的仿真及硬件实现学院：信息与通信工程学院专业：通信工程班级：2008211110姓名：潘东阳、王澎涛序号：12总体方案框图电路总体分为7个模块：时钟电路模块、字符发生器模块、串/并转换模块、字符检测电路模块、控制电路模块、锁存显示模块和显示电路模块。各模块间的输入输出数据流如图所示。各部分电路的数字逻辑设计过程和结果时钟电路模块：实验室所提供的晶振的时钟频率为1MHz，若直接使用人眼将无法正常观测出实验结果。所以需要设计分频模块，将1MHz的时钟频率通过分频器降低到约2Hz，这样才可以正确显示结果。本次实验使用74LS163四位同步计数器级联实现分频功能。每个74LS163最多为2^4=16分频。为了实现本实验分频的要求，分频系数应该达到：10^6÷2=5×10^5≈2^19。所以需要5块74LS163芯片级联实现分频，所得频率为1MHz/2^19=1.9Hz．具体电路图如下：字符发生器模块：本次试验要求发送端产生信息码为111100010011010这个15位循环码。字符发生模块使用由D触发器构成移位寄存器的序列信号发生器。由于循环码为15位，2^3152^4，故至少应该使用4位D触发器。经检查，此序列所构成的15个4位的序列不重复，刚好可以用4为D触发器来做次序列发生器，D触发器选用74LS175四D触发器。状态转移表：Q4Q3Q2Q1D1111011100110