DC綜合实验指导书.doc

DC综合实验指导书 计算机与资讯工程学院  1 概述 5 初步概念 6 初步定义 7 步骤说明 7 脚本档内容 11 思考题 13 2 环境建立和综合流程 15 开始工作 16 问题 16 实验流程图 17 概念 18 任务1 创建.synopsys_dc.setup文件 19 任务2 启动Design Analyzer 20 任务3 将设计读入DC内存 20 任务4 浏览设计、符号和原理图视图 20 任务5 浏览鼠标功能 21 综合流程中的基本步骤 22 任务6 使用脚本文件约束PRGRM_CNT_TOP 22 任务7 映像程序对应的门级电路 22 任务8 产生报告查看综合是否满足时序约束条件 23 任务9 保存优化后的设计 24 任务10 将设计从Design Compiler的内存中移出 24 任务11 启动在线文献 25 复习题 26 3 分区---优化综合的结果 28 实验流程图 29 任务1 分析 “PRGRM_CNT_TOP”中的分区 30 任务2 读原代码和重分区 30 任务3 编辑分析结果 31 复习题 32 4 评价代码风格 33 实验四A的流程图： IF语句 34 练习4A的工作区 35 实验四A的结果表格 36 IF-BAD和IF-BEST的Verilog 代码 36 IF-BAD和IF-BEST的VHDL 代码 37 任务1 编译IF-BAD 38 任务2 重新编码IF-BAD 39 复习题 41 实验4B流程图：循环语句 42 实验四A的结果表格 43 Loop-bad.v的Verilog 代码 44 Loop-best.v的Verilog 代码 45 Loop-bad.v的VHDL 代码 46 Loop-best.v的Verilog 代码 47 练习4B的工作区 48 复习题 50 5 对PRGRM_CNT_TOP应用时序约束 51 开始工作 52 实验流程 53 任务1 启动DC-tcl并读取PRGRM_CNT_TOP 54 任务2 检查core_slow库 55 任务3 约束PRGRM_CNT_TOP 56 任务4 检查你所做的工作并保存 57 复习题 59 6 应用环境属性 60 说明 61 问题 61 实验流程表 62 任务1 对PRGRM_CNT_TOP应用环境约束和属性设置 63 任务2 检查你的工作并保存设计 66 复习题 68 7 设计规则和最小时序约束 69 设计说明 70 开始工作 71 实验流程 72 任务1 完成lab7.tcl脚本文件 73 任务2 读入映像过的PC.db文件 73 任务3 生成报告 73 任务4 检查设计规则的违规 74 任务5 生成报告 74 任务6 检查时序违规 74 8 时序报告 76 时序报告练习 77 任务1 读入映像后的PRGRM_CNT_TOP设计 77 任务2 生成四种时序报告并进行解释 77 思考题 79 9 DC-tcl入门 80 实验流程 81 设计说明 81 任务1 创建并测试runit.tcl文件 82 任务2 验证设计结果 83 10 多时钟和时序排除 84 实验背景 85 任务1 读入映像后的设计 86 任务2 对设计加时序约束 87 任务3 使用Max-Delay约束 88 任务4 约束多时钟路径 90 任务5 使用虚拟时钟 91 任务6 改善虚拟时钟定义 93 任务7 返回多时钟路径 95 11 练习优化技术 97 实验流程 98 设计 #1:“计算器”说明 99 任务1 读入并编译设计 100 任务2 使设计符合时序要求 101 设计 #2:“转换器”说明 103 任务3 使用脚本编译设计 103 复习题 105 12 解决多实例化问题 107 开始工作 108 实验流程 109 任务1 脚本文件 #1:uniquify.tcl 110 任务2 脚本文件 #1:dont_touch.tcl 111 13 DC-tcl工序 112 实验流程 113 任务1 创建两个用户自定义DC-tcl工序 114 任务2 执行用户自定义工序 116 任务3 使用脚本编译设计 117 14 编译RISC_CORE 118 实验流程 119 RISC_CORE的顶级约束 120 任务1 编译RISC_CORE 121 任务2 分析报告细节 122 任务3 characterize/write_script 123 任务4 带刻画的第二遍编译 123 任务5 进行带DW基础库的第二遍编译 124 任务6 调整保持时间 126 任务7 改进面积 126 任务8 保存最终的门级网表 127