EDA第一次實验报告.docVIP

EDA 实 验 报 告 （一） 姓名：李灵姝 学号：2009550708 班级：09通信工程2班 2011年10月18日星期二实验一 组合逻辑电路的VHDL设计 实验目的：熟悉QuartusⅡ的VHDL文本设计流程全过程，学习简单组合电路的设计、多层次电路设计、仿真和硬件测试。 实验设备:计算机、QuartusII软件、EDA试验箱。 实验内容1：用VHDL语言设计2选1多路选择器。 程序： ENTITY mux21a IS PORT(a,b,s:IN BIT; y:OUT BIT; END ENTITY mux21a; ARCHITECTURE one OF mux21a IS BEGIN y=a WHEN s=’0’ ELSE b; END ARCHITECTURE ONE; 该程序首先定义了3个输入端口abs，并选择数据类型为BIT，一个输出端口信号y，也是BIT类，实现如下功能：当满足条件s=‘0’，a端口的信号传输给端口y，否则将b输入的信号传输给y。 实验步骤： 打开quartusⅡ，建立新文件，输入以上程序，按书上所提示步骤编译、运行；选择目标器件EP1C3，建议选实验电路模式5，如图1所示。用键1(PIO0，引脚号为1)控制s；a和b分别接clock0(引脚号为93)和cloc