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2007_春季大会 Silicon On Insulator(SOI)検出器におけるエレクトロニクスの放射線耐性の研究 Silicon On Insulator Device 埋め込み酸化膜(BOX)で回路部分と基板を分離 完全分離構造　　　　　latch upを抑制 低接合容量　　　　　　高速動作、低消費電力 放射線によりBOX層が帯電?放射線耐性の評価が必要 MOS Tr 特性（VT,gm,Leak currentの定義） 照射実験 東北大学サイクロトロン 70MeVのprotonを照射 放射線による影響 結果① floatとbody-tieの違い まとめ 今回46E*14(1Mev n換算/cm2)までの照射実験を行った。 放射線照射によりSOI transistor特性は Threshold Voltageが負のほうにシフトする。 Leak currentが増加（NMOSの場合）する。 相互コンダクタンスgmはあまり影響をうけない。 放射線よる影響は酸化膜に蓄積した正電荷によるものなのでBackgate 電圧で特性を回復することができる。 Threshold Voltage シフト : VBG ~ －（20～４０）V Leak current : VBG ~ ー40V back up 測定 transistor TEG　chip SOI transistor structures SOI CMOS transistor TEG　chip threshold shift : Hvt,IO threshold shift threshold shift Leak current : Lvt,IO Leak current result(3) 相互コンダクタンスgm SOI Pixel検出器の特徴 Floating Body Body-Tie * * 2007年3月25日　春季大会 筑波大学　望月　亜衣 他SOIグループ SOIデバイスの特徴 照射実験 Transistor TEG chip 放射線の影響 結果 まとめ gate Si-substrate source drain gate buried oxide(BOX) Si-substrate Bulk CMOS SOI CMOS SOI構造の特徴 反転層 空乏領域* SiO2 source drain 基板をセンサー（高抵抗Si）にしたSOI回路（top Siは通常抵抗） は、低物質量のピクセル検出器として有望 *全領域が空乏化するFully Depleted(FD) を使用 Vg Vd、Id Vds=0.5Vに固定し、 Vgsを変化させIdを測定 tr　TEG(Test Element Groups) chip S D W L 5.0 nm 2.5 nm 2.5 nm Gate　TOX 0.45 V 0.18 V 0.35 V Vth 0.30/600 0.50/1000 0.14/300 0.30/600 0.50/1000 0.14/300 0.30/600 0.50/1000 Gate L/W (um) I/O Low Vth High Vth Tr Type Vｓ trTEG (64Trで構成) ?セレクター transistor の種類(FloatBody-Tie) NMOS　transistor回路図 ②相互コンダクタンス : gm ゲート電圧に加えた小信号をドレイン電流に変換する効率 ③Leak current Vgs=0でのId [A] 直線の傾き [S] Vgｓ Id ①threshold voltage : Vt 強反転領域を直線でfitし、 Id=0となるVgsをVT [V] 放射線量 1MeV n換算/cm2 照射テスト(2006年10月１６日) センサー部と読み出し回路部を一体化したSOIデバイスを開発している（KEK?沖電気?JAXA?筑波大）。 読み出し回路に用いるトランジスタの放射線耐性を評価し、sLHC等で使用可能か検討する。 sLHC R~20cm での放射線量 ～10E*14 （SiO2が近接するSOIでは影響大） 未照射 (1) threshold voltageのシフト (2) Leak currentの増加 source drain gate buried oxide si- substrate 放射線を受けると酸化膜に正電荷が蓄積し、Tr特性を変化させる 照射 Backgate Backgate 電圧を調整することで電荷の影響を除去できるか？ +++++ +++++ PMOSは放射線による損傷が大きかったため、 今回はNMOSのみの評価を行った。 floatとbody-tieの違い