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串并转换（指导教师：张科峰老师） (1)用Verilog HDL硬件描述语言实现1位串行数据到4位并行数据的转换，输入信号有clk信号，复位信号，输入数据A信号，和串并转换控制信号sp，当sp＝1时，为串行输入，并行输出；输出信号为4位并行数据data_out和输出数据有效标志data_valid, 输出数据有效标志data_valid在4个串行数据转换成并行输出数据时指示输出数据有效并保持一个时钟周期（高电平有效），否则data_valid为低电平。 (2) 画出由D触发器组成的1位/4位串并转换电路原理图，并用文字简要描述电路的工作过程 空调系统有限状态自动机（指导教师：张科峰老师） 功能：实现空调系统的有限自动机。 两个输入端temp_high和temp_low分别与传感器相连，用于检测室内温度。如果室内温度正常，则temp_high和temp_low均为“0”。如果室内温度过高，则temp_high为“1”，temp_low为“0”。如果室内温度过低，则temp_high为“0”，temp_low为“1”。根据temp_high和temp_low的值来判断当前的状态（太热too_hot，太冷too_cold或适中just_right），并决定heat和cool的输出值（输出为“1”有效）。 分频电路（指导教师：郑朝霞老师） (1) 用Verilog HDL硬件描述语言实现10分频电路，占空比为50％ (2) 画出由D触发器组成的16分频电路原理图，并简要画出各级分频波形 序列检测器（指导教师：郑朝霞老师） 设计一硬件电路，在复位信号不工作后，对输入的二进制数据流进行1序列检测，101010时，信号一信号。用Verilog HDL语言硬件电路，采用状态机x32+x26+x23+x16+x12+x11+x10+x8+x7+x5+x4+x2+x+1 要求：以CRC－CCITT为生成多项式，编写verilog程序，实现对发送的二进制序列数进行CRC编码，设置标志位flag，如果发送无错误发生，flag输出1，否则输出0。 完成主程序编写； 编写测试文件，输出测试波形。 Booth乘法器（指导教师：刘政林老师） 编写一个4位×4位的Booth乘法器电路。 同步缓冲器（FIFO）设计（指导教师：雷鑑铭老师） 缓冲器是一种数据暂存机制。缓冲器存在的必要是因为当数据传出端传出数据时，接收端不一定能实时的接收，如果接收端不能实时的接收，又无缓冲器的存在，数据将不可避免的会丢失。如果输出输入端时钟频率一致，称为同步缓冲器，反之，称为异步缓冲器。缓冲器能存储的数据个数，称之为其深度，每一个数据有多少位数，称之为宽度。 使用FIFO时，如果输入端不断地将数据写入，而输出端却不去将数据取走的话，会造成上溢（Overflow）；反之，若输出端不断地将数据取走，输入端却不写入数据的话，就会造成下溢出（Underflow）。 本题要求实现一个可综合的深度为16，宽度为8的FIFO模型，并要求对FIFO的满（Full）、空（Empty）有一定的控制机制，避免上溢或下溢。 缓冲器是一种数据暂存机制。缓冲器存在的必要是因为当数据传出端传出数据时，接收端不一定能实时的接收，如果接收端不能实时的接收，又无缓冲器的存在，数据将不可避免的会丢失。如果输出输入端时钟频率一致，称为同步缓冲器，反之，称为异步缓冲器。缓冲器能存储的数据个数，称之为其深度，每一个数据有多少位数，称之为宽度。 使用FIFO时，如果输入端不断地将数据写入，而输出端却不去将数据取走的话，会造成上溢（Overflow）；反之，若输出端不断地将数据取走，输入端却不写入数据的话，就会造成下溢出（Underflow）。 本题要求实现一个可综合的深度为16，宽度为8的FIFO模型，并要求对FIFO的满（Full）、空（Empty）有一定的控制机制，避免上溢或下溢。 曼彻斯特编码（Manchester Code）（指导教师：雷鑑铭老师） 曼彻斯特编码技术用电压的变化表示0和1。规定在每个码元中间发生跳变。高低的跳变表示0，低高的跳变表示为1。每个码元中间都要发生跳变，接收端可将此变化提取出来作为同步信号，使接收端的时钟与发送设备的时钟保持一致。如图所示： 本题要求使用Verilog HDL实现该编码的算法和测试文件的编写，仿真。 修正Miller码编码模块的设计（指导教师：雷鑑铭老师） 在修正的Miller码中定义以下序列（位持续时间4t0）： 序列X：2t0时间后，有一个凹槽，典型值为t0； 序列Y：整个位持续时间4t0，未调制，常高； 序列Z：位持续时间开始处，有一个凹槽，典型值为t0； 以上序列用于对下列信息进行编码： 逻辑1：序列X； 逻辑0：除去以下两个特例以外，