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第四章 组合逻辑电路 4.1 概 述 4.2 组合逻辑电路的分析与设计 4.3 常用组合逻辑电路 4.4 用PLD实现组合电路 4.5 组合逻辑电路的竞争与冒险 扩展： 级 联 输 入 集成数值比较器 74LS85 (TTL) 两片 4 位数值比较器 74LS85 AB A=B AB 74LS85 AB A=B AB VCC A3 B2 A2 A1 B1 A0 B0 B3 AB A=B AB FAB FA=B FAB地 1 2 3 4 5 6 7 8 16 15 14 13 12 11 10 9 7485 74LS85 1 → 8 位数值比较器 低位比较结果 高位比较结果 FAB FA=B FAB FAB FA=B FAB B7 A7 B6 A6 B5 A5 B4 A4 B3 A3 B2 A2 B1 A1 B0 A0 比较输出 CMOS 芯片设置 A B 只是为了电路对称，不起判断作用 B7 A7 B6 A6 B5 A5 B4 A4 FAB FA=B FAB CC14585 AB A=B AB B3 A3 B2 A2 B1 A1 B0 A0 FAB FA=B FAB CC14585 AB A=B AB 集成数值比较器 CC15485(CMOS) 扩展： 两片4 位→ 8 位 VDDA3 B3 FAB FAB B0 A0 B1 B2 A2 FA=B ABA BA=BA1VSS 1 2 3 4 5 6 7 8 16 15 14 13 12 11 10 9 CC14585 C663 1 低位比较结果 高位比较结果 1 4.4 用PLD实现组合逻辑电路 用ispPSI1016实现编码器与显示译码器 见仿真电路 4.5 组合逻辑电路中的竞争与冒险 4.5.1 竞争与冒险产生的原因 一、竞争冒险的概念 在组合逻辑电路中，当输入信号改变状态时，输出端可能出现虚假信号 — 过渡干扰脉冲的现象，叫做竞争冒险。 二、产生竞争冒险的原因 1. 原因分析 A B Y 0 1 1 0 A B Y 信号 A、B 不可能突变，需要经历一段极短的过渡时间。而门电路的传输时间也各不相同，故当A、B同时改变状态时可能在输出端产生虚假信号。 4.5.2 冒险的类型及判断 Y3 Y1 Y2 Y0 A 1 B 1 — 2 位二进制译码器 假设信号 A 的变化规律如 表中所示 A B 0 0 0 1 1 0 1 1 1 1 1 0 0 1 0 0 1 0 0 0 0 0 0 1 产生干扰脉冲的时间： 4.5.3 消除竞争冒险的方法 一、引入封锁脉冲 Y3 Y1 Y2 Y0 A 1 B 1 A B P1 存在的问题： 对封锁脉冲的宽度和产生时间有严格的要求。 P1 Y3 Y1 Y2 Y0 A 1 B 1 A B 二、引入选通脉冲 P2 P2 存在的问题： 对选通脉冲的宽度和产生时间也有严格的要求。 Y3 Y1 Y2 Y0 A 1 B 1 A B 存在的问题： 三、接入滤波电容 Cf Cf 导致输出波形的边沿变坏。 4.3.3 译码器 编码的逆过程，将二进制代码翻译为原来的含义 一、二进制译码器 (Binary Decoder) 输入 n 位二进制代码 如： 2 线 — 4 线译码器 3 线 — 8 线译码器 4 线 — 16 线译码器 A0 Y0 A1 An-1 Y1 Ym-1 二进制 译码器 … … 输出 m 个 信号 m = 2n 1. 3位二进制译码器 ( 3 线 – 8 线) 真值表 函数式 A0 Y0 A1 A2 Y1 Y7 3 位 二进制 译码器 … 0 0 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0