高速串行背板总线的仿真设计[精选].doc

高速串行背板总线的仿真设计 摘要 本文描述了一种基于高速串行背板的系统级信号完整性仿真，重点分析了两种关键网络即1.25Gbps的差分传输结构和125MHz的时钟分配网络。给出了仿真结果并分析了波形畸变的原因。 关键词 差分传输 信号完整性 仿真 背板 1引言： 近年来, 高速数字设计领域正在面对越来越多的信号完整性（SI）问题, 即更多的时候需将数字信号视为模拟信号并保证其传输质量。这一方面是由于时钟频率不断提高，信号边沿越来越快，另一方面也是由于大规模，超大规模芯片的集成度不断增长及其广泛应用，电路板上的功能密度和信号的互连密度不断增加，从而使得电路的分布参数，电磁相互作用的场特性越来越明显。另有其它原因如时间和经费等使信号完整性设计已逐渐成为高速数字设计任务中的一个重要组成部分，而仿真则成为信号完整性设计与分析的重要手段。 本设计考虑了一种用于高速串行空分开关互连结构的背板。其串行数据互连的波特率是1.25Gbps，这意味着最大可能的基频为625MHz；数据以差分模式进行传输，信号上升沿和下降沿300PS左右，按照H. Johnson定义的转折频率(Knee Frequency)〖1〗，主要频率成份达1.17GHz，因此一种子板－背板－子板的系统级信号完整性仿真，及由此确定一种优化的背板PCB参数成为整个系统设计不可缺少的部分。此外，系统主时钟分配网络也采用了差分传输模式，信号上升沿和下降沿350PS左右，它提供了125MHz的系统时钟，也作为仿真设计中重点考虑的关键网络。尽管这样一种千兆位互连背板的设计还需考虑其它信号完整性因素，但限于篇幅，这里仅就上述两种关键网络的仿真分析进行描述。本文首先讨论了仿真前模型的选择和提取及相关的设计考虑，然后基于布局前的系统级仿真确定了背板的PCB层叠结构及布线参数，最后详细描述了系统设计完成后即布局后的仿真结果。 2 模型的提取： 对千兆位数据和时钟分配网络，可用的差分结构是边沿耦合或宽边耦合的Stripline和边沿耦合的Microstrip结构。经过仔细考虑和比较，我们在背板中采用了边沿耦合的Stripline差分结构。建立这种差分结构的传输线模型的方法目前主要是采用二维场方法求解。做为比较，这里给出两种不同的二维场工具计算的结果。在所采用的参数范围内，两种方法给出了非常近似的结果。对边沿耦合的Stripline结构，亦有计算差分特性阻抗的经验公式〖2〗，见公式（1），（2）： (1) (2) ZDiff为差分特性阻抗，Z0为单端特性阻抗，s为差分线边沿距离，h为差分线与参考平面的距离，t为导线厚度，w为线宽， Er为绝缘介质的介电常数，见图1。该经验公式可用于验证差分特性阻抗。 用于系统级仿真的传输线模型还包括子板上的传输线部分，它们包括边沿耦合的Stripline和Microstrip结构，对这些传输线模型的提取也都是采用场解法，并用经验公式进行了验证，这些公式请参考文献〖2〗。另外子板上过孔两边的布线用两段传输线代替，为的是模拟过孔的效应。这里仅给出优化后背板上边沿耦合的Stripline差分结构的参数，参考图1： FR4绝缘材料, Er=4.5, W = 8 mil, S = 10 mil，h1=15.5mil, h2=14.2mil, t = 1.377 mil 由于工艺所限，差分线距离上下参考平面的距离略有不等， 铜层厚为标准的1oz铜。传输线的RLCG参数由二维场工具Ampredictor〖3〗提取，表1同时给出了内置有二维场工具的Hyperlynx计算的结果。Hyperlynx在求解时不考虑损耗，因此有些参数无法计算。系统阻抗的选取与所选用的串行数据收发器及背板接插件有关，最常见的有50Ω单端信号系统和100Ω差分信号系统。本设计选取系统无负载阻抗55－60Ω，差分阻抗100Ω左右。 Parameter C0 (F/mil) Cm (F/mil) L0 (H/mil) Lm (H/mil) G0 (S/mil) AMP 3.099e-15 -5.842e-16 1.081e-11 2.038e-12 4.784e-7 Hyperlynx 3.154e-15 -6.128e-16 1.064e-11 2.068e-12 - Parameter (con.) Gm (S/mil) Z0 (Ω) ZDiff (Ω) Z0E (Ω) Z0O (Ω) AMP -9.019e-8 59.05 97.59 71.47 48.79 Hyperlynx - 58.07 95.4 70.7 47.7 Parameter (con.) Z11(Z22) (Ω) Z12(Z21) (Ω)