电子科技大学数字式秒表设计与实现实验报告..doc

数字式秒表设计与实现 指导老师： 姓名： 学号： 摘 要 本文主要介绍了基于FPGA使用VHDL语言的数字式秒表的设计开发流程。该设计以VHDL作为硬件开发语言，以ISE作为软件开发平台，成功的实现了数字式秒表的计数、清零、暂停等功能。并使用了ModelSim仿真软件对各个单元电路模块进行了仿真，且完成了综合布局布线，最终下载到电路板上，实际测试结果良好。 关键字：FPGA，VHDL，数字目录 数字式秒表设计与实现 1 第一章引言 4 1.1 选题背景 4 1.2 实验方式 4 1.3 技能培养 4 第二章基于FPGA的VHDL设计流程 5 2.1 概述 5 2.2 VHDL语言介绍 5 2.2.1 VHDL的特点 5 2.2.2 VHDL开发流程 6 2.3 FPGA开发介绍 8 2.3.1 FPGA简介 8 2.3.2 FPGA开发流程 8 第三章 数字式秒表的软件开发环境 10 3.1开发环境 10 3.2ModelSim介绍 10 3.3 ISE介绍 11 第四章数字式秒表的设计与实现 12 4.1 任务要求 12 4.2 实验条件 12 4.3 原理框图 13 4.4 各模块的实现 13 4.4.1 分频器 13 4.4.2 输入控制电路 14 4.4.3 计时模块 16 4.4.4 显示模块 18 4.5 分配引脚和下载实现 19 4.6 测试结果 20 第五章 结论 21 参考文献 22 致谢 23 附录 24 附录1.电子秒表的顶文件 24 附录2分频器 28 附录3消抖电路 28 附录4 控制电路 29 附录5 十进制计数器 30 附录9 锁存器 30 附录10 显示电路 31 第一章引言 选题背景 《电子技术综合实验》课程通过引入模拟电子技术和数字逻辑设计的综合应用、基于MCU/FPGA/EDA技术的系统设计等综合型设计型实验，对学生进行电子系统综合设计与实践能力的训练与培养。 通过《电子技术综合实验》课程的学习，使学生对系统设计原理、主要性能参数的选择原则、单元电路和系统电路设计方法及仿真技术、测试方法拟定及调测技术有所了解；使学生初步掌握电子技术中应用开发的一般流程，初步建立起有关系统设计的基本概念，掌握其基本设计方法，为将来从事电子技术应用和研究工作打下基础。 实验方式 教师引导下的自主实验 设计的全过程:方案、 技能培养 数字电路的综合设计应用 HDL语言 FPGA应用 EDA软件:ISE、Modelsim 设计文档撰写 资料查阅 第二章基于FPGA的VHDL设计流程 概述 数字秒表是数字电路中的一个典型应用，实际的硬件设计用到的器件较多，连线比较复杂，而且会产生比较大的延时，造成测量误差、可靠性差。秒表的设计有传统方法和现代方法，传统的设计方法耗时耗功，设计强度大，且容易出错，设计的质量不一定是最好的。自然我们考虑到现代方法，即EDA。在EDA设计工具中，用最广泛的是VHDL和VERILOG，当然还有其它的比较VHDL和VERILOG，在顶层设计方面VHDL优于VERILOG，在门级电路设计方面VERILOG优于VHDL。CPLD）的广泛应用，以EDA工具作为开发手段，运用VHDL语言，将使整个系统大大简化，提高整体的性能和可靠性。外部输入部分以外，其余全部在一片FPGA芯片上实现，整个系统非常精简，而且具有灵活的现场可更改性。在不更改硬件电路的基础上，对系统进行各种改进还可以进一步提高系统的性能。该数字式秒表具有高速、精确、可靠、抗干扰性强和现场可编程等优点。 VHDL语言是一种硬件描述语言(Hardware DescriptionLanguage，HDL)，主要用在可编程逻辑器件(CPLD／FPGA)和专用集成电路(ASIC)两个领域。写好的VHDL 程序既可以下载到可编程逻辑器件中实现电路功能，又可以提交到工厂用于ASIC芯片的流片。VHDL主要用于描述数字系统的结构、行为、功能和接口。VHDL程序结构的特点是将一项工程设计或设计实体(可以是元件、电路模块或系统)分成外部和内部两部分，外部即可视部分，对设计实体和端口引脚进行声明；内部即不可视部分，描述模块的功能和算法。VHDL从实体与外部的接口以及实体内部的功能与结构这两个方面来描述实体，设计实体定义成功后就可生成共享功能模块。在顶层综合或其他设计中就可以直接调用这个实体模块。这种将设计实体分成内外部分的概念是VHDL系统设计的基本点。 VHDL的特点 ①具有更强的行为描述能力 VHDL的硬件描述能力很强，可以用于从门级、电路级直