创建理想的低功耗PCB设计.docVIP

创建理想的低功耗PCB设计 在复杂的数字集成电路PCB设计中，功耗收敛和电路功耗完整性变得日益重要。整个PCB设计流程必须贯穿应用各种有功耗意识的工具以获得最佳性能。 随 着通过电池供电的便携式电子系统的应用范围持续增长，推动了对某类数字集成电路(ICs)的需求，这类电路的特点是功耗消耗保持在尽可能低的水平。与此同 时，PCB设计师们必须在最小的封装体积中，将更多的高频功能封装到芯片内。毫无疑问，越来越多的性能和单元数量将导致功耗的增加，使得功耗管理成为影响硅片成 功的重要因素。 创建最理想的低功耗PCB设计，无论是动态功耗还是静态功耗，都涉及到了在PCB设计流程不同阶段时序、功耗和面积间复杂的折衷权衡问题。这些问题相互间联系密切，所以低功耗分析和优化引擎必须可与整个RTL-to-GDSII流程相集成并可贯穿应用于这一流程中。 动态功耗(Dynamic Power) 动态功耗的降低虽然可通过调整电容、电压和频率来实现，但其中仍有些细微部分需多加考虑。 例如：同一门极电路中两个晶体管同时被导通的总时长是晶体管输入开关阈值和门极驱动输入信号斜率的一个函数。这些晶体管尺寸必须要足够大，这样信号才能足够迅速地进行转换以便激活门极电路。 如果晶体管尺寸过大，通过最大程度缩短两个晶体管同时打开的时间来实现功率节省的目标就无法达成，因为晶体管过大会导致电容的增加，门极电路为增加的电容充电会消耗额外的功率，这最终会导致噪声、过冲、下冲以及串扰等信号完整性问题。 同样地，如果这些晶体管尺寸过小，那么它们同时打开时间会更长、功耗更大，而且驱动不足的信号也容易受到噪声和串扰耦和效应的影响，因此晶体管尺寸和开关时间必须加以优化，这样才能将功耗降至最低。 降低动态功耗的另一种方法是降低系统时钟的频率，但这样会导致器件性能的降低；或者还可以使用门控时钟，使得仅仅那些这一时刻需要执行有效任务的器件被时钟驱动。当然，我们也可以通过应用适当的时延平衡来将局部数据活动(毛刺和冒险现象)减至最少。 此 外，我们还可以通过架构的折衷权衡来降低功耗，即在PCB设计流程的算法和架构阶段进行功能并行与频率和/或电压之间的折衷权衡。例如：您可用两个模块副本来替 换原来的一个逻辑模块，两个模块各执行一半的任务，这样两个模块都将拥有更低的运行频率和电压。如此一来就可在保持性能不变的同时降低实现该功能的总功 耗，不过同时也会占用更多的硅片空间。 静态功耗(Static Power) 静态功耗源自于晶体管未激活时漏电流，与温度和开关阈值成指数关系。为了解决这个问题，IC代工厂提供了具备多阈值电压(Vt)器件的库，其中开关较快的低阈值晶体管漏电流较高、功耗较大；而开关较慢的高阈值晶体管漏电流较低、功耗较小。 这其中需要进行复杂的平衡工作，因为降低供电电压是可以减少发热量，降低静态功耗，但同时也会增加门时延；而降低晶体管的开关阈值则可以加快晶体管开关速度，但同时会导致漏电流和静态功耗呈指数极增加。 电压降效应(Voltage Drop Effects) 深亚微米(DSM)器件也属于易受电压降效应影响的器件，电压降效应主要由外部引脚到内部电路的电源和地线网络的电阻所引起。 随着轨道宽度的降低，电压降效应将随着电源和地轨电阻系数的增加而变得更为严重。虽然可以通过增加电源和接地轨宽度来将电压降效应降至最低，但是这 同时也会占用到宝贵的硅片空间，最终导致布线拥塞问题。而要解决这些问题就必须尽可能大地拉开所有逻辑单元间的间距，但这样却又会由于信号连线长度的增加 而导致时延(和功耗)的增加。 在芯片总功耗中，时钟树网络的功耗占据了很大一部分。将功耗作为一个成本函数来考虑，控制时钟树功耗越来越重 要，特别是在较小型几何拓扑环境中更是如此。目前已有各种不同技术可被广泛应用于RTL综合和物理综合中，如：广泛的时钟门控覆盖、时钟门控电路的克隆/ 反克隆、有功率意识的缓冲器插入、尺寸调整和时钟门控电路布局。此外，如CTS期间多阈值电压(Vt)、层次化时钟门控、基于逻辑行为的时钟门控等其他技 术也可以提供额外的功率节省。 其中，有一项已得到日渐普遍使用的技术是将PCB设计分为多个“电压岛”，如图3所示。虽然供电电压更低的电压岛性能也随之降低，但其动态功耗也将大幅降低。 在将PCB设计分成多个电压岛时，网表中必须要插入适当的电压转换元件来从一个电压域到另一个电压域连接信号。一个真正有功率意识的PCB设计环境应该能够自动插入这些单元。 功率门控(power gating) 功率门控通过有选择地切断PCB设计中未在使用部分的电源来解决泄漏问题，如图4所示。它是利用高阈值电压(high-Vt)开关来连接全局恒定电源线轨与局域开关电源线轨，这就使得局域线轨的供电能根据需要开启或者关闭，提供了细粒度、中粒度和粗粒度控制