实验一 简化的RISC_CPU设计[精选].ppt

实践项目内容 数字电路的数字钟； 高级数字系统设计与验证的数字钟； SoC系统开发的数字钟。 实践项目成果 项目第一部分简化的RISC_CPU设计 模块1 模块一 时钟发生器 模块2 模块二 指令寄存器 模块3 模块三 累加器 模块4 模块四 算术运算器 模块四 算术运算器 模块5 模块五 数据控制器 模块6 模块六 地址多路器 模块7 模块七 程序计数器 累加器 累加器用于存放当前的结果，它也是双目运算中的一个数据来源； 复位后，累加器的值是零； 当累加器通过ena口收到来自CPU状态控制器load_acc信号时，在clk1时钟正跳沿时就收到来自于数据总线的数据。 算数运算器 算术逻辑运算单元根据输入的8种不同操作码分别实现相应的加、与、异或、跳转等基本操作运算； 利用这几种基本运算可以实现很多种其它运算以及逻辑判断等操作。 HLT=3’b000，暂停指令（保持累加器值 ） SKZ=3’b001，计算为零则跳转指令（保持累加器值） ADD=3’b010，加法指令（data+累加器值） ANDD=3’b011，按位与指令（ data 累加器值） XORR=3’b100，按位异或指令（ data ^累加器值） LDA=3’b101，载入指令（ data ） STO=3’b110，数据写入指令（保持累加器值 ） JMP=3’b111，跳转指令（保持累加器值 ） 数据控制器 数据控制器作用是控制累加器的数据输出，由于数据总线是各种操作时传送数据的公共通道，不同情况下传送不同的内容，有时要传输指令，有时要传送RAM区或接口的数据； 累加器的数据只有在需要往RAM区或端口写时才允许输出，否则应呈现高阻态，以允许其他部件使用数据总线； 所以任何部件往总线上输出数据时，都需要一控制信号。而此控制信号的启、停则由CPU状态控制器输出的各信号控制决定； 数据控制器何时输出累加器的数据则由状态控制器输出的控制信号datactl_ena决定。 地址多路器 它用于选择输出的地址是PC（程序计数）地址还是数据/端口地址； 每个指令周期的前4个时钟周期用于从ROM中读取指令，输出的应是PC地址； 后4个时钟周期用于对RAM或端口的读写，该地址由指令给出； 地址的选择输出信号由时钟信号的8分频信号fetch提供。 程序计数器 它用于提供指令地址，以便读取指令。指令按地址顺序存放在存储器中； 有两种途径可形成指令地址： 顺序执行的情况； 遇到要改变顺序执行程序的情况，例如执行JMP指令后，需要形成新的指令地址。 复位后，指令指针为零，即每次CPU重新启动将从ROM的零地址开始读取指令并执行； 每条指令执行完需要两个时钟（两个程序计数器的时钟，即INC_PC信号的两个周期），这时pc_addr已被增2，指向下一条指令（因为每条指令占两个字节）； 如果正在执行的指令是跳转语句，这时CPU状态控制器将会输出load_pc信号，通过load口进入程序计数器，程序计数器（pc_addr）将装入目标地址（ir_addr），而不是增2。 状态控制器 7、RISC_CPU的实现 * * 1、概 述 设计所用语言 Verilog HDL 设计所用方法 Top-Down设计方法 设计所用知识 数字电路 计算机组成原理 高级数字系统设计与验证 可综合风格的组合逻辑电路设计 有限状态机的设计 设计所用开发环境 ISE8.2 ModelSim6.1 设计和实现的目标 完成8条指令的RISC CPU设计 完成对所设计RISC CPU的验证 实现RISC CPU在FPGA开发板上的正确运行 1、概 述 2、 什么是RISC CPU CPU的意思 中央处理单元的缩写，它是计算机的核心部件 RISC的意思 精简指令集计算机（Reduced Instruction Set Computer）的缩写 2、 什么是RISC CPU RISC CPU简介 是20世纪80年代才出现的CPU，与一般的CPU相比不仅只是简化了指令系统，而且还通过简化指令系统，使计算机的结构更加简单合理，从而提高运算速度 3、 RISC CPU功能分析 计算机利用RISC CPU处理信息的步骤 将数据和程序（即指令序列）输入到计算机的 存储器中 从第一条指令的地址起开始执行该程序，得到所需结果，结束运行 RISC CPU的作用 协调并控制计算机的各个部件 执行程序的指令序列 RISC CPU的基本功能 取指令 分析指令 执行指令 3、 RISC CPU功能分析 取指令 当程序已经在存储器中时，首先根据程序入口地址取出一条程序，为此要发出指令地址及控制信号。 分析指令