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时序检查系统任务 时序检查完成下列工作： 确定两个指定事件之间的时差 比较时差与指定的时限 如果时差超过指定时限则产生时序不能满足的报告。这个报告只是一个警告信息，不影响模块的输出 描述信号的时序稳定 $setup $hold $setuphold $recovery $removal $recrem 描述时钟与控制 $skew $timeskew $fullskew $width $period $nochange 时序检查 时序检查 $setup; $hold; 建立时间 数据必须在有效时钟边沿之前到达的最小时间。 $setup ( data_event , reference_event , timing_check_limit [ , [ notify_reg ] ] ) ; $setup( data, posedge clk, tSU ); 保持时间 数据在有效时钟边沿之后保持不变的最短时间。 $hold ( reference_event , data_event , timing_check_limit [ , [ notify_reg ] ] ) ; $hold( posedge clk, data, tHLD ); Verilog时序检查（续） 建立时间：$setup( data_event, clk_event, limit, notifier); 保持时间：$hold( clk_event, data_event, limit, notifier); 建立/保持时间： $setuphold( clk_event, data_event, s_limit, h_limit, notifier); 覆盖：$recovery(reference_event, data_event, limit, notifier); $removal( ctrl_event1, ctrl_event2, limit, notifier); $recrem( reference_event, data_event, rec_limit, rem_limit, notifier); $width( ctrl_event, limit, threshold, notifier); $period( ctrl_event, limit, notifier); $skew( ctrl_event1, ctrl_event2, limit, notifier); DFF 建立时间检查 module setup (data1, data2, q); input data1, data2; output q; and (q, data1, data2); specify specparam tsetup = 7, delay = 10 ; (data1 = q) = 10 ; $setup(data1, posedge data2, tsetup); endspecify endmodule (time of reference event) - (time of data event) limit module hold (data1, data2, q); input data1, data2; output q; and (q, data1, data2); specify specparam thold = 7, delay = 10 ; (data1 = q) = 10 ; $hold(posedge data2, data1, thold); endspecify endmodule module two_clocks (clk1, clk2, q); input clk1, clk2; output q; specify specparam tskew = 7; $skew(posedge clk1, posedge clk2, tskew); endspecify endmodule Hold和skew检测 时序关系 时序检查 — 条件时序检查 module dff (data, clk, rst, q, qb); input data, clk, rst; output q, qb; // instantiate the primitives for the basic flip-flop udp_dff( q_int, data, clk, rst); buf b1( q, q_int); not n1( qb, q_int); // create timing checks specify $setup( data