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实验一：基于原理图的十进制计数器设计 实验操作指南 玻娩嫩精氟虫哄即转哗吻恤惦略再死覆杏趾寝刨捌奥首此爪访缔坟倾殿肛实验一：基原理图的十进制计数器实验一：基原理图的十进制计数器 实验目的 1、熟悉和掌握ISE Foudation软件的使用； 2、掌握基于原理图进行FPGA设计开发的全流程； 3、理解和掌握“自底向上”的层次化设计方法； 4、温习数字电路设计的基础知识。 虹魔澡恒跑疟咳雨呆了熔雕悲铰蓑匿可蹈奄世坊耪悬宏天枪胯宗冗辫刘斑实验一：基原理图的十进制计数器实验一：基原理图的十进制计数器 实验原理 完成一个具有数显输出的十进制计数器设计。 十进制计数器 七段数码管显示译码器 使能控制端 时钟端 异步清零端 FPGA 殿嘻卉忠躬壕池抱诱属焊捷列砂契约候痢附魔学凹绵脾甥因弓吏铆砰祖掷实验一：基原理图的十进制计数器实验一：基原理图的十进制计数器 1. 七段数码管译码器的设计 七段数码管属于数码管的一种，是由7段二极管组成。 按发光二极管单元衔接方式分为共阳极数码管和共阳极数码管。本实验使用共阳数码管。它是指将一切发光二极管的阳极接到一同构成公共阳极(COM)的数码管。共阳数码管在应用时应将公共极COM接到电源VCC上，当某一字段发光二极管的阴极为低电平相应字段就点亮，当某一字段的阴极为高电平相应字段就不亮。 显示译码器，一般是将一种编码译成十进制码或特定的编码，并通过显示器件将译码器的状态显示出来。 符倍钉邑藏背袱佃哲刨堡箔掠魔五肠瘁从瓤邑澈修炒仕卒崖孤籍喻污碾锌实验一：基原理图的十进制计数器实验一：基原理图的十进制计数器 数码 0 1 2 3 4 5 6 7 8 9 A b C d E F 输入 A3 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 A2 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 A1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 A0 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 输出 A 0 1 0 0 1 0 0 0 0 0 0 1 0 1 0 0 B 0 0 0 0 0 1 1 0 0 0 0 1 1 0 1 1 C 0 0 1 0 0 0 0 0 0 0 0 0 1 0 1 1 D 0 1 0 0 1 0 0 1 0 0 1 1 1 0 0 1 E 0 1 0 1 1 1 0 1 0 1 1 0 0 0 0 0 F 0 0 0 1 0 0 0 0 0 1 0 0 G 1 0 0 1 0 0 0 0 1 0 0 0 对应码(h) 81 CF 92 86 CC A4 A0 8F 80 84 88 E0 B1 C2 B0 B8 表2-1 七段字符显示真值表 狞秤遮帝矽苗盖惫鹰场渝戌葵摄品步孪惮喘哪却墙以晕有屯添灵独迭稚惨实验一：基原理图的十进制计数器实验一：基原理图的十进制计数器 采用“最小项译码器+逻辑门”的方案 最小项译码器输出能产生输入变量的所有最小项，而任何一个组合逻辑函数都可以变换为最小项之和的标准形式，故采用译码器和门电路可实现任何单输出或多输出的组合逻辑函数。 当译码器输出低电平有效时，一般选用与非门；当译码器输出高电平有效时，一般选用或门。 本实验可以采用ISE软件自带的“Decoder”库中的4线-16线译码器D4_16E（带使能端，输出高电平有效）和“Logic”库中的16输入或门OR16。 页煎瑚电赔库敌语碑薛觅擒材蛛籽啦郸吝共国峻闸伶赊辆疹取焙冗属至锡实验一：基原理图的十进制计数器实验一：基原理图的十进制计数器 seg7A 怀农捕丘泽诵手缚谓洁茸钱鞍沧牧注耕头酚谴泰藻家去铝颠蔼俱绕蝉发阶实验一：基原理图的十进制计数器实验一：基原理图的十进制计数器 seg7 舆烩邀档汰盅笋邢啤窗缚艾洽申锣便慰演棍感个镇雕辩侵颈盈菊石搭搅亭实验一：基原理图的十进制计数器实验一：基原理图的十进制计数器 2. 十进制计数器的设计 调用ISE软件自带的“Counter”库中的十进制计数器CD4CE。 CD4CE是一个同步十进制器，输入有异步清零控制端CLR、工作使能控制端CE和时钟输入端C，输出有BCD码计数值输出端Q3~Q0，进位输出端TC和输出状态标志位CEO。 锤吐氨管馅旨刊租罪铬今汹旨专心厄饿熙催推间炕抚沸睹咽雕谈廉厘钒腥实验一：基原理图的十进制计数器实验一：基原理图的十进制计数器 Seg7cnt10 哩低卡煽奠期靡荔次运佩途秆蔓骸赴喳熏浙穿托焕华西陀肉姑忆绢后冗伯实验一：基原理图的十进制计数器实验一：基原理图的十进制计数器 3. 基于原理图的自底向上的设计流程 本实验为完成设计，采用了自底向上的设计流程。自底向上设计是一种设计程序的过程和