FPGA实验1_原理图输入与仿真及由原理图生成元器件模块实验.docxVIP

下载本文档

17
0
约小于1千字
约 9页
2017-01-27 发布于重庆
举报
版权申诉

FPGA实验1_原理图输入与仿真及由原理图生成元器件模块实验.docx

1、原创力文档（book118）网站文档一经付费（服务费），不意味着购买了该文档的版权，仅供个人/单位学习、研究之用，不得用于商业用途，未经授权，严禁复制、发行、汇编、翻译或者网络传播等，侵权必究。。
2、本站所有内容均由合作方或网友上传，本站不对文档的完整性、权威性及其观点立场正确性做任何保证或承诺！文档内容仅供研究参考，付费前请自行鉴别。如您付费，意味着您自己接受本站规则且自行承担风险，本站不退款、不进行额外附加服务；查看《如何避免下载的几个坑》。如果您已付费下载过本站文档，您可以点击这里二次下载。
3、如文档侵犯商业秘密、侵犯著作权、侵犯人身权等，请点击“版权申诉”（推荐），也可以打举报电话：400-050-0827(电话支持时间：9:00-18:30)。
4、该文档为VIP文档，如果想要下载，成为VIP会员后，下载免费。
5、成为VIP后，下载本文档将扣除1次下载权益。下载后，不支持退款、换文档。如有疑问请联系我们。
6、成为VIP后，您将拥有八大权益，权益包括：VIP文档下载权益、阅读免打扰、文档格式转换、高级专利检索、专属身份标志、高级客服、多端互通、版权登记。
7、VIP文档为合作方或网友上传，每下载1次，网站将根据用户上传文档的质量评分、类型等，对文档贡献者给予高额补贴、流量扶持。如果你也想贡献VIP文档。上传文档

FPGA实验1_原理图输入与仿真及由原理图生成元器件模块实验

实验一、原理图输入与仿真及由原理图生成元器件模块实验实验内容完成所给原理图的设计输入。对已完成的原理图进行Verilog转换和仿真测试。学习观察器件下级原理图及由原理图生成模块的方法。一位全加法器的原理图设计输入、仿真测试及Verilog转换。图1.1 全加器原理图表1－1ABCinSumCout00000101001110001110111新建一个项目名为LAB项目，点击菜单ProjectNew Source，选择添加类型为Schematic（参见图1.2——图1.4），完成如图1.1原理图的设计输入。图1.2创建新工程图1.3 设置工程属性图1.4 新建原理图输入添加测试代码，新建用XST或ModelSim Simulator 进行仿真测试（参见图1.5——图1.9），将仿真结果填入一位全加法器真值表1－1中。图1.5 添加测试模块图1.6 关联被测试模块图1.7 添加激励测试代码图1.8 检查语法后点击仿真图1.9 仿真结果确认项目的属性中preferred language 为Verilog，利用生成器将原理图转换为Verilog描述的语言。（如图1-10所示）图1.10 将原理图转换为symbol，以便能在其他原理图中使用。（如图1-11所示）图1.11新建一个原理图文件Comp，在原理图中插入生成的图标myadder（如图1.12）。图1.12选中myadder模块，按下push按钮，即可查看该模块的下级原理图（如图1.13）。图1.13参照以上步骤，在Comp中完成图1.14的二位比较器原理图的设计输入。并进行仿真测试及Verilog转换，并将仿真结果填入表1-2。表1－2A与B的关系Q值ABABA=B图1.14